1、同步電路設(shè)計(jì)中CLOCK SKEW的分析  作 者：康軍 黃克勤 張嗣忠       摘  要：Clock shew是數(shù)字集成電路設(shè)計(jì)中一個(gè)重要的因素。本文比較了在同步電路設(shè)計(jì)中0clock shew和非0clock shew時(shí)鐘分布對電路性能的影響，分析了通過調(diào)整時(shí)鐘樹中CLOCK SKEW來改善電路性能的方法，從而說明非0clock shew時(shí)鐘分布是如何提高同步電路運(yùn)行的最大時(shí)鐘頻率的。        關(guān)鍵詞：clock shew；同步電路

2、；時(shí)鐘樹；時(shí)鐘信號 1 引言      在當(dāng)前的數(shù)字集成電路設(shè)計(jì)中，同步電路占了很大部分。所謂同步電路，也就是電路中的數(shù)據(jù)鎖存是由一個(gè)或多個(gè)分布在全電路中的時(shí)鐘信號來控制的。同步電路中包含三種主要結(jié)構(gòu)：組合電路、時(shí)序電路和時(shí)鐘分布網(wǎng)絡(luò)。組合電路用來實(shí)現(xiàn)各種邏輯計(jì)算；時(shí)序電路作為存儲(chǔ)單元，用來存儲(chǔ)由時(shí)序電路計(jì)算得到的邏輯值；時(shí)鐘分布網(wǎng)絡(luò)的作用是向整個(gè)電路中的時(shí)序邏輯提供正確的時(shí)鐘信號，以達(dá)到使整個(gè)電路正確運(yùn)行的目的。同步電路中這三種結(jié)構(gòu)之間的關(guān)系可用圖1來表示。      可以看出，時(shí)鐘網(wǎng)絡(luò)在同步

3、系統(tǒng)中的作用非常重要，正確的時(shí)鐘網(wǎng)絡(luò)可以避免在同步電路中出現(xiàn)競爭冒險(xiǎn)及邏輯錯(cuò)誤。只有保證到達(dá)各個(gè)時(shí)序單元（包括寄存器、鎖存器）的時(shí)鐘信號的時(shí)序是正確的，才能保證時(shí)序單元在每個(gè)時(shí)鐘周期鎖存得到正確的邏輯值，從而保證整個(gè)電路功能的正確。    當(dāng)前比較流行的時(shí)鐘分布網(wǎng)絡(luò)是一種樹形結(jié)構(gòu)（以下簡稱時(shí)鐘樹，見圖2）。 2 CLOCK SKEW問題的提出    由于時(shí)鐘信號要提供給整個(gè)電路的時(shí)序單元，從而導(dǎo)致時(shí)鐘線非常長，并構(gòu)成分布式RC網(wǎng)絡(luò)。它的延時(shí)與時(shí)鐘線的長度及被時(shí)鐘線驅(qū)動(dòng)的時(shí)序單元的負(fù)載電容、個(gè)數(shù)有關(guān)，由于時(shí)鐘線長度及負(fù)載不同，會(huì)導(dǎo)致時(shí)鐘

4、信號到達(dá)相鄰兩個(gè)時(shí)序單元的時(shí)間不同，于是產(chǎn)生所謂的CLOCK SKEW。    圖3所示是為一條局部路徑，R1、R2為兩個(gè)寄存器，C1和C2來自同一個(gè)時(shí)鐘源，時(shí)鐘信號沿時(shí)鐘樹到達(dá)寄存器R1和R2的延遲時(shí)間分別為TC1和TC2，用Tskew表示它們之間的CLOCK SKEW，則有Tskew=TC1-TC2。當(dāng)C1比C2后到時(shí)，Tskew為正，當(dāng)C1比C2先到時(shí)，Tskew為負(fù)。     在時(shí)鐘樹中應(yīng)如何合理安排CLOCK SKEW，才能使電路工作在最優(yōu)性能狀態(tài)呢？    以下我們以邊沿觸發(fā)的觸發(fā)器作為時(shí)序單

5、元，來討論CLOCK SKEW的問題。為方便討論，先介紹幾個(gè)和觸發(fā)器有關(guān)的概念。    （1）Setup Time（Ts）：觸發(fā)器建立時(shí)間。即要求數(shù)據(jù)端信號在時(shí)鐘信號觸發(fā)沿到來之前提前到達(dá)的最小時(shí)間，以保證時(shí)鐘信號到來時(shí)數(shù)據(jù)端信號能被正確鎖存。    （2）Hold Time（Th）：保持時(shí)間。即要求在時(shí)鐘信號觸發(fā)沿到來之后，數(shù)據(jù)端信號仍然維持的最小時(shí)間，以保證數(shù)據(jù)能被正確鎖存。    （3）Dcq：時(shí)鐘端到觸發(fā)器輸出端Q的延時(shí)。它表示在時(shí)鐘觸發(fā)沿來到之后輸入端數(shù)據(jù)被鎖存并通過觸發(fā)器的時(shí)間（假設(shè)輸入端數(shù)據(jù)

6、在這之前已經(jīng)穩(wěn)定）。3 對同步電路中CLOCK SKEW的分析    下面我們?nèi)砸詧D3中的電路為例。假設(shè)圖中組合邏輯電路部分的延時(shí)為Dp，時(shí)鐘周期為Tcp。通過以下推導(dǎo)，可以得出Tskew要滿足兩個(gè)條件：    （1）第K個(gè)時(shí)鐘周期的時(shí)鐘信號到達(dá)R1的時(shí)間為KTcp+TC1，第K+1個(gè)時(shí)鐘周期的時(shí)鐘信號到達(dá)R2的時(shí)間為（K+1）Tcp+Tc2。第K個(gè)時(shí)鐘周期數(shù)據(jù)信號經(jīng)R1鎖存后到達(dá)R2數(shù)據(jù)端的時(shí)間為KTcp+Tc1+Dcq+Dp。考慮到建立時(shí)間（Ts）的要求，這個(gè)時(shí)間應(yīng)比第K+1個(gè)時(shí)鐘周期的時(shí)鐘信號到達(dá)R2的時(shí)間提前Ts，所以有下式：

7、（2）考慮到保持時(shí)間（Th）的要求，第K個(gè)時(shí)鐘周期數(shù)據(jù)信號經(jīng)R1鎖存后到達(dá)R2數(shù)據(jù)端的時(shí)間應(yīng)比第K個(gè)時(shí)鐘信號到達(dá)R2的時(shí)間晚Th，有下式：要使電路正常運(yùn)行，相鄰兩個(gè)觸發(fā)器之間的CLOCK SKEW必須滿足以上式（2）、式（4）兩式。當(dāng)式（2）不滿足時(shí)，稱發(fā)生了setup violation，參見圖4；當(dāng)式（4）不滿足時(shí)，稱發(fā)生了hold violation，參見圖5。    從以上兩式可以看出，當(dāng)發(fā)生了setup violation時(shí)可以通過延長時(shí)鐘周期（Tcp），即降低系統(tǒng)頻率來解決；而當(dāng)發(fā)生了hold violation時(shí)，電路一定無法正確工作，即使增加時(shí)鐘周

8、期也無法改善。因此hold violation是一定要避免的。    式（2）、（4）兩式?jīng)Q定了在給定系統(tǒng)時(shí)鐘頻率的情況下，相鄰兩個(gè)觸發(fā)器（或鎖存器）之間CLOCK SKEW應(yīng)滿足的范圍。通過合理插入時(shí)鐘樹來使得時(shí)鐘信號幾乎同時(shí)到達(dá)所有觸發(fā)器，從而相鄰觸發(fā)器之間的CLOCK SKEW為0（或接近0）。 4 對CLOCK SKEW的優(yōu)化方法    圖6所示為兩條相鄰路徑。現(xiàn)利用它來說明如何通過優(yōu)化CLOCK SKEW來改善電路性能。    圖中各個(gè)觸發(fā)器的Dcq（時(shí)鐘到輸出端延時(shí)）都為2ns，R1和R2之間

9、的組合邏輯1和連線延時(shí)共為6ns，R2和R3之間的組合邏輯2和連線延時(shí)共為10ns。因?yàn)楹笳叽笥谇罢撸訰2到R3之間的路徑為關(guān)鍵路徑。如果C1，C2，C3同時(shí)到達(dá)各個(gè)觸發(fā)器（在時(shí)鐘樹中的延時(shí)都為5ns），即CLOCK SKEW為0，則時(shí)鐘可以達(dá)到的最高頻率是由關(guān)鍵路徑?jīng)Q定，為1/（10+2）=83MHz。    通過調(diào)整這三個(gè)時(shí)鐘信號到達(dá)各個(gè)觸發(fā)器的CLOCK SKEW，我們可以提高這一最高頻率。具體方法為設(shè)法減小時(shí)鐘信號到達(dá)R2觸發(fā)器的延時(shí)，使之等于3.5ns，即時(shí)鐘到達(dá)R2的時(shí)間比到達(dá)R3的時(shí)間少1.5ns（C2先于C3到達(dá)觸發(fā)器）。這樣就給了R2和R3之

10、間的信號傳輸以更多的時(shí)間。則此時(shí)最高頻率可達(dá)到1/（10+2-1.5）=95MHz，系統(tǒng)的頻率性能提高了14%。     注意：調(diào)整后的CLOCK SKEW必須要滿足上面的式（2）、（4）。    同樣是圖6，如果假設(shè)R1和R2之間的組合邏輯1和連線延時(shí)共為10ns；R2和R3之間的組合邏輯2和連線延時(shí)共為6ns。則當(dāng)CLOCK SKEW為0時(shí)，時(shí)鐘頻率最高為83MHz。但當(dāng)增加時(shí)鐘信號到達(dá)R2觸發(fā)器的延時(shí)，使之等于6.5ns后，最高時(shí)鐘頻率仍舊可以提高至95MHz。    由以上分析可知，合理的安排關(guān)鍵

11、路徑中相鄰觸發(fā)器的CLOCK SKEW，可以大幅度提高整個(gè)電路的最高工作頻率，從而優(yōu)化電路的性能。    基于當(dāng)前數(shù)字集成電路設(shè)計(jì)中插入時(shí)鐘樹的的形式，可以通過在時(shí)鐘樹中選用不同尺寸的CLOCK BUFFER以改變時(shí)鐘信號到達(dá)觸發(fā)器的延時(shí)，從而改變CLOCK SKEW的方法來優(yōu)化電路的時(shí)序，使電路工作在最優(yōu)性能。下表列出了某種特定工藝下不同尺寸的CLOCK BUFFER對應(yīng)的延時(shí)情況。     通過選用較小尺寸的CLOCK BUFFER，一方面可以增加時(shí)鐘的延時(shí)來改變CLOCK SKEW，還可以減小功耗。5 結(jié)論  

12、;  插入時(shí)鐘樹時(shí)設(shè)法使時(shí)鐘信號同時(shí)到達(dá)芯片上所有觸發(fā)器（或CLOCK SKEW基本等于0），雖然可以保證整個(gè)電路正確工作，但卻不一定使電路工作在最優(yōu)性能下。針對具體的路徑延時(shí)，特別是關(guān)鍵路徑的延時(shí)，合理地調(diào)整時(shí)鐘信號到達(dá)各個(gè)觸發(fā)器（或鎖存器）的時(shí)序，也就是合理調(diào)整CLOCK SKEW，可以大幅度提高電路的工作頻率。    本文只對同步電路中只有一個(gè)時(shí)鐘源的情況下，CLOCK SKEW的問題進(jìn)行了分析，這種分析同樣適用于當(dāng)前SOC設(shè)計(jì)中多時(shí)鐘域的情況，只要針對每個(gè)時(shí)鐘信號分別運(yùn)行以上分析方法進(jìn)行CLOCK SKEW的優(yōu)化即可。 參考文獻(xiàn) 1 

13、lvan S.Kortev,Eby G.Friedman,Timing Optimization Through Clock Skew Scheduling,M.KLUWER ACADEMIC PUBLISHERS2  Jan M.Rabaey,Digital Integrated Circuits A Design Perspective,M.PRENTICE HALL Interational,Inc.3  Dimitrios Velenis,Kevin T.Tang,Ivan S.Kourtev,Victor Adler,Franklin Baez,Demonstration of Speed Enhancements On An Industrial Circuit Through Application of Non-zero Clock Skew scheduling.C.Electronics,Circuits and Systems,2001,ICECS 2001.The 8