1、專用集成電路設(shè)計(jì)方式講義ASIC設(shè)計(jì)方式概述2授課教師 姓名： (2008.1, 專業(yè)：微電子學(xué)與固體電子學(xué)) (2001.6,專業(yè)：電氣工程) E-mail: 3內(nèi)容 專用集成電路簡(jiǎn)介 ASIC的組成 ASIC的物理實(shí)現(xiàn) 集成電路的版圖 ASIC設(shè)計(jì)手段的演變 設(shè)計(jì)ASIC的三種方式 ASIC設(shè)計(jì)流程 課程簡(jiǎn)介4專用集成電路簡(jiǎn)介(1) Application-Specific Integrated Circuit - ASIC (念做a-sick) ASIC：一種為專門目的而設(shè)計(jì)的集成電路 應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路 ASIC的特點(diǎn)：面向特定用戶的需求 ASIC

2、在批量生產(chǎn)時(shí)與通用集成電路相比具有以下優(yōu)點(diǎn)： 體積更小、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低5專用集成電路簡(jiǎn)介(2)ASIC的產(chǎn)生 微電子系統(tǒng)最初由多個(gè)標(biāo)準(zhǔn)部件或標(biāo)準(zhǔn)IC組成 標(biāo)準(zhǔn)IC：可從目錄和數(shù)據(jù)手冊(cè)中查找并從經(jīng)銷商處購(gòu)買 舉例：數(shù)字邏輯IC和模擬IC (如運(yùn)放, D/A, A/D); 微處理器;和存儲(chǔ)器芯片(ROM、SRAM、DRAM)也是標(biāo)準(zhǔn)IC 隨著VLSI的出現(xiàn)，在特殊系統(tǒng)或應(yīng)用中設(shè)計(jì)定制IC (即ASIC)比單純選用標(biāo)準(zhǔn)IC更有利 (降低整個(gè)系統(tǒng)成本、提高可靠性) 現(xiàn)代電子系統(tǒng)的組成：ASIC + Microprocessor + DRAM/SRAM + Flas

3、h ROM + Glue LogicASIC舉例：衛(wèi)星芯片，會(huì)說話的玩具熊芯片，工作站中CPU與存儲(chǔ)器之間的接口芯片，CPU與其它電路單元拼在一起的電路6專用集成電路簡(jiǎn)介(3)很難對(duì)很難對(duì)ASIC做精確的定義做精確的定義所有的所有的IC都對(duì)是為了某種應(yīng)用而設(shè)計(jì)和生都對(duì)是為了某種應(yīng)用而設(shè)計(jì)和生產(chǎn)的產(chǎn)的很多芯片既可以認(rèn)為是很多芯片既可以認(rèn)為是ASIC也可以認(rèn)為是也可以認(rèn)為是非非ASIC例如：專用微處理器例如：專用微處理器(網(wǎng)絡(luò)網(wǎng)絡(luò)/通信處理器、多通信處理器、多媒體處理器媒體處理器) 中的調(diào)制解調(diào)器芯片：在具體應(yīng)用中是專中的調(diào)制解調(diào)器芯片：在具體應(yīng)用中是專用的用的(似乎是似乎是ASIC)，但又可以像

4、標(biāo)準(zhǔn)，但又可以像標(biāo)準(zhǔn)IC一一樣出售給不同的系統(tǒng)制造商樣出售給不同的系統(tǒng)制造商(似乎不是似乎不是ASIC)現(xiàn)代現(xiàn)代ASIC通常包含微處理器，類似通常包含微處理器，類似ROM、RAM、Flash的存儲(chǔ)單元和其他模塊（模擬的存儲(chǔ)單元和其他模塊（模擬的、數(shù)字的，甚至射頻電路）的、數(shù)字的，甚至射頻電路）這樣的這樣的ASIC常被稱為常被稱為SoC (System on Chip, 片上系統(tǒng)片上系統(tǒng))7ASIC的組成(1)右圖就是一個(gè)ASIC的組成結(jié)構(gòu)數(shù)字電路模塊 (如RISC_CORE) RISC: Reduced Instruction Set Computer,精簡(jiǎn)指令計(jì)算機(jī)模擬電路模塊(如A/D)知

5、識(shí)產(chǎn)權(quán)IP核 (如MPEG4, DSP, CODEC以及USB) MPEG-4: 一套用于音頻、視頻信息的壓縮編碼標(biāo)準(zhǔn)，由國(guó)際標(biāo)準(zhǔn)化組織IEC活動(dòng)圖像專家組(即Moving Picture Experts Group)制定 CODEC: enCoder/ DECoder邊界掃描模塊(如JTAG)輸入/出PAD內(nèi)存(如RAM)8ASIC的組成(2) 數(shù)字電路模塊 構(gòu)成ASIC系統(tǒng)的主要部分 數(shù)字電路有兩種類型 同步電路：使用同一時(shí)鐘源、經(jīng)過時(shí)鐘產(chǎn)生電路（例如分頻電路和倍頻電路），來(lái)統(tǒng)一協(xié)調(diào)電路各個(gè)部分的運(yùn)行 異步電路：所有時(shí)鐘來(lái)自不同的時(shí)鐘源，時(shí)鐘之間不同頻、也不同相 同步數(shù)字電路是主流 數(shù)字電

6、路由數(shù)據(jù)通路(Data Path)和控制通路(Control Path)組成 數(shù)據(jù)通路：主要指進(jìn)行加減乘除的運(yùn)算器 控制通路：指控制管理數(shù)據(jù)流通和信號(hào)開關(guān)的邏輯9ASIC的組成(3) 模擬電路模塊 在ASIC中，模擬電路是必不可少的 外部信號(hào)往往是模擬的 (自然界的物理信號(hào)，通信系統(tǒng)中傳輸信道中的信號(hào)) 有以下幾種： 模/數(shù)轉(zhuǎn)換器 (ADC) 數(shù)/模轉(zhuǎn)換器 (DAC) 通信信號(hào)收發(fā)器 (Transceiver) 鎖相環(huán) (PLL)：產(chǎn)生高頻時(shí)鐘信號(hào)、進(jìn)行時(shí)鐘信號(hào)的相位校正 可編程增益放大器 (PGA)，采用數(shù)字電路來(lái)控制模擬增益的運(yùn)算放大器10ASIC的組成(4) IP核 IP核 - 知識(shí)產(chǎn)權(quán)

7、 (Intellectual Property) 系統(tǒng)設(shè)計(jì)日益復(fù)雜 出現(xiàn)了一種特殊的IC模塊 - IP核 (具有特定的功能、可以重復(fù)使用、通過授權(quán)方式提供給其它系統(tǒng)設(shè)計(jì)者有償使用) IP核的好處：縮短系統(tǒng)設(shè)計(jì)周期、提高設(shè)計(jì)成功率 IP核的種類 軟IP核：用HDL描述 固化 (Firm) IP核：用門級(jí)網(wǎng)表描述 硬IP核：實(shí)現(xiàn)到物理版圖的硅塊 (silicon block)11ASIC的組成(5) JTAG模塊 JTAG標(biāo)準(zhǔn): 聯(lián)合測(cè)試行動(dòng)組 (JTAG, Joint Test Action Group) 起草了邊界掃描測(cè)試 (BST, Boundary Scan Testing)規(guī)范 在現(xiàn)代電

8、子系統(tǒng) (大量使用BGA封裝元件)中，傳統(tǒng)的芯片測(cè)試方法 (使用萬(wàn)用表和示波器的探針方法) 不適用 邊界掃描 (Boundary Scan)技術(shù) 在芯片的邊界 (I/O端口和內(nèi)部邏輯之間)上加邊界掃描單元 (移位寄存器單元) 芯片處于調(diào)試狀態(tài)時(shí)，通過邊界掃描單元對(duì)輸入/出信號(hào)進(jìn)行觀察和控制 芯片正常工作時(shí)，邊界掃描單元對(duì)芯片來(lái)說是透明的 邊界掃描單元可以相互連接起來(lái)，形成一個(gè)邊界掃描鏈 (Boundary Scan Chain)12ASIC的組成(6) 輸入/輸出PAD 芯片與外部世界相連接的特殊單元 輸入PAD、輸出PAD以及雙向PAD 與IC核心的單元相比，I/O PAD的特殊性： 驅(qū)動(dòng)能

9、力強(qiáng) 延遲時(shí)間長(zhǎng) 電平轉(zhuǎn)換 靜電保護(hù) 過壓保護(hù) 設(shè)計(jì)時(shí)需考慮外部電路的寄生參數(shù)影響和信號(hào)完整性13ASIC的物理實(shí)現(xiàn)(1) ASIC制作在只有幾百微米厚的圓形硅片(Wafer)上 每個(gè)硅片可以容納成千上萬(wàn)個(gè)管芯 (VLSI/ULSI電路的晶體管數(shù)量達(dá)到上百萬(wàn)甚至上千萬(wàn)) 集成電路中門(gate)的概念 與非(NAND)門：F = (AB) 1門 = 4 Transistors 集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成 目前最復(fù)雜的工藝大約由6層位于硅片內(nèi)部的擴(kuò)散層或離子注入層，以及6層位于硅片表面的連線層組成 各層(晶體管層和連線層)由掩模版(Mask Layer)定義 IC設(shè)計(jì)的

10、任務(wù)就是設(shè)計(jì)出正確、合理的掩膜版圖14ASIC的物理實(shí)現(xiàn)(2) CMOS芯片互連結(jié)構(gòu)的剖面圖15集成電路的版圖 一組對(duì)應(yīng)于多層掩膜版的圖形組合，每層版圖對(duì)應(yīng)于不同的工藝步驟，用不同的圖案來(lái)表示 版圖是集成電路設(shè)計(jì)與工藝制造之間的接口 IC設(shè)計(jì) 得到關(guān)于版圖的圖像或數(shù)據(jù) 制版：IC制造商采用圖形發(fā)生器將版圖數(shù)據(jù)分層轉(zhuǎn)移到各層掩膜版 (涂有感光材料的優(yōu)質(zhì)玻璃板)上 制造：將一套分層的版圖掩膜送到工藝線上生產(chǎn) 半導(dǎo)體工藝流程：氧化、光刻、蝕刻、擴(kuò)散、離子注入、CVD、 芯片封裝、測(cè)試16ASIC設(shè)計(jì)手段的演變(1)ASIC的設(shè)計(jì)方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手全手工設(shè)計(jì)工設(shè)計(jì)發(fā)展到現(xiàn)在

11、先進(jìn)的可以全自動(dòng)實(shí)現(xiàn)全自動(dòng)實(shí)現(xiàn)的過程五個(gè)階段 手工設(shè)計(jì) 用手工方法繪制IC版圖 設(shè)計(jì)規(guī)模：幾個(gè)到幾十門 計(jì)算機(jī)輔助設(shè)計(jì) (Computer Aided Design, CAD) 借助計(jì)算機(jī)軟件進(jìn)行版圖設(shè)計(jì) (利用計(jì)算機(jī)對(duì)圖形的調(diào)用、移動(dòng)、旋轉(zhuǎn)、縮放、修改、重復(fù)等操作能力) 設(shè)計(jì)規(guī)模：幾十到幾百門 計(jì)算機(jī)輔助工程 (Computer Aided Engineering, CAE) 從門級(jí)著手設(shè)計(jì) 設(shè)計(jì)者輸入門級(jí)線路圖，進(jìn)行功能和時(shí)序仿真，進(jìn)行門陣列或標(biāo)準(zhǔn)單元的自動(dòng)設(shè)計(jì)和驗(yàn)證，然后利用自動(dòng)布局布線工具實(shí)現(xiàn)版圖 設(shè)計(jì)規(guī)模：幾百到幾萬(wàn)門17ASIC設(shè)計(jì)手段的演變(2) ASIC設(shè)計(jì)的五個(gè)階段(續(xù)) 電

12、子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation, EDA) 從寄存器傳輸級(jí) (RTL, Register Transfer Level)著手 使用硬件描述語(yǔ)言 (HDL, Hardware Description Language)在RTL級(jí)描述所要設(shè)計(jì)的電路功能 利用邏輯綜合 (Logic Synthesis)工具將RTL源代碼轉(zhuǎn)化為門級(jí)網(wǎng)表 利用自動(dòng)布局布線工具實(shí)現(xiàn)版圖 設(shè)計(jì)規(guī)模：幾千到幾十萬(wàn)門 電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (ESDA) 完整的電子系統(tǒng)可在單個(gè)芯片上實(shí)現(xiàn): SoC 系統(tǒng)設(shè)計(jì)人員通過復(fù)用IP核來(lái)設(shè)計(jì)整個(gè)系統(tǒng)18設(shè)計(jì)ASIC的三種方式 全定制設(shè)計(jì)方法 半定制設(shè)

13、計(jì)方法 可編程器件設(shè)計(jì)方法19全定制設(shè)計(jì)方法(1) 全定制 (Full-Custom)設(shè)計(jì) 利用最基本的設(shè)計(jì)方法(使用現(xiàn)有庫(kù)單元)，對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法 所有的晶體管邏輯單元和掩模版按定制的方式進(jìn)行制作 優(yōu)點(diǎn)：可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性 缺點(diǎn)：設(shè)計(jì)要求高、周期長(zhǎng)，設(shè)計(jì)成本昂貴 適宜于：模擬電路，數(shù)模混合電路，以及對(duì)速度、功耗、管芯面積、其它器件特性（如線性度、對(duì)稱性、電流容量、耐壓等）有特殊要求的場(chǎng)合；或者在沒有現(xiàn)成元件庫(kù)的場(chǎng)合20全定制設(shè)計(jì)方法(2) 現(xiàn)在的ASIC設(shè)計(jì)中，很少采用全定制設(shè)計(jì)方法 全定制設(shè)計(jì)要求： 要考慮工藝條件

14、，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素 需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法，一般由專業(yè)微電子IC設(shè)計(jì)人員完成 布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖 版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝 全定制設(shè)計(jì)的方法已經(jīng)被半定制方法所取代21半定制設(shè)計(jì)方法(1) 半定制(Semi-Custom) 設(shè)計(jì) 所有的邏輯單元預(yù)先設(shè)計(jì)好，全部或部分掩模版按定制的方式進(jìn)行制作 可以大大簡(jiǎn)化設(shè)計(jì) 主要有兩種 基于標(biāo)準(zhǔn)單元(Standard-Cell Ba

15、sed)的設(shè)計(jì)方法 將預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn)單元，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC 基于門陣列 (Gate-Array Based)的設(shè)計(jì)方法 在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計(jì)22半定制設(shè)計(jì)方法(2) 基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法 標(biāo)準(zhǔn)單元 (如門電路、多路開關(guān)、觸發(fā)器、時(shí)鐘發(fā)生器等): 具有同一高度(指版圖尺寸)，但寬度不等 標(biāo)準(zhǔn)單元均采用定制方法經(jīng)過精心設(shè)計(jì)，并完成了設(shè)計(jì)規(guī)則檢查和電學(xué)性能驗(yàn)證 標(biāo)準(zhǔn)單元存入設(shè)計(jì)系統(tǒng)的物理單元庫(kù)中以便調(diào)用 設(shè)計(jì)時(shí)，將所需標(biāo)準(zhǔn)單元從庫(kù)中調(diào)出，如同搭積木或砌墻一樣排列成若干行，行間留有布線通道 (寬

16、度可調(diào)) 根據(jù)電路功能和要求用掩膜版將各標(biāo)準(zhǔn)單元用連線連接起來(lái) 適用于性能指標(biāo)高而生產(chǎn)批量又比較大的芯片設(shè)計(jì)23半定制設(shè)計(jì)方法(3)24半定制設(shè)計(jì)方法(4) 基于門陣列的設(shè)計(jì)方法 門陣列 將邏輯單元 (含有若干晶體管)排列成陣列形式 各個(gè)邏輯單元完全相同，只有單元內(nèi)以及單元之間的互連關(guān)系是定制的 通過連接單元內(nèi)的器件實(shí)現(xiàn)某類門的功能 通過各邏輯單元之間的連接實(shí)現(xiàn)電路的設(shè)計(jì)要求 特點(diǎn)：門陣列芯片預(yù)先完成了連線以外的所有芯片加工工序，只需單獨(dú)設(shè)計(jì)和制作接觸孔和連線以完成特定的電路要求 適合于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)25半定制設(shè)計(jì)方法(5)有通道門陣列 (Channe

17、led Gate Array)無(wú)通道門陣列 (Channelless Gate Array)又稱門海 (Sea of Gate)26半定制設(shè)計(jì)方法(6) 標(biāo)準(zhǔn)單元法 vs. 門陣列法 標(biāo)準(zhǔn)單元法中各單元高度相同、但寬度不同，門陣列的各單元完全相同 標(biāo)準(zhǔn)單元法中布線通道的間距可變，門陣列的布線通道是固定的 門陣列法中有半導(dǎo)體母片或基片 (即固定模版，包括固定單元結(jié)構(gòu)、固定通道數(shù)以及固定的I/O PAD)，標(biāo)準(zhǔn)單元法沒有固定的模版 門陣列基片完成了連線以外的所有加工工序，完成邏輯時(shí)需要單獨(dú)設(shè)計(jì)的掩膜版只有24塊；標(biāo)準(zhǔn)單元法由于所調(diào)用的單元不同，需要設(shè)計(jì)所有層次的掩膜版 標(biāo)準(zhǔn)單元法的芯片面積的利用率

18、比門陣列法要高 標(biāo)準(zhǔn)單元法可內(nèi)嵌定制的功能單元 標(biāo)準(zhǔn)單元法的開發(fā)成本比門陣列法要高27可編程器件設(shè)計(jì)方法(1) 可編程器件 已完成了全部工藝制造的、可直接從市場(chǎng)上夠得的芯片產(chǎn)品 經(jīng)過編程便可在器件上實(shí)現(xiàn)設(shè)計(jì)人員所要求的邏輯功能 不需要通過集成電路加工工藝就能實(shí)現(xiàn)ASIC 深受系統(tǒng)設(shè)計(jì)人員的喜愛降低設(shè)計(jì)制造成本、縮短設(shè)計(jì)周期 適合于短開發(fā)周期、有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì) 可編程器件主要有兩大類 可編程邏輯器件 (PLD, Programmable Logic Device) 現(xiàn)場(chǎng)可編程門陣列 (FPGA, Field-Programmable Gate Array)28可編程器件設(shè)計(jì)方

19、法(2)PLD 邏輯陣列由與矩陣、或矩陣和反相器組成 連線的通斷可編程FPGA 可配置邏輯塊排成陣列形式 邏輯塊之間為連線區(qū) 器件四周是可編程I/O塊29ASIC設(shè)計(jì)流程 (1) IC Design and Implementation30ASIC設(shè)計(jì)流程 (2)System Specification31ASIC設(shè)計(jì)流程 (3)Algorithm Analysis32ASIC設(shè)計(jì)流程 (4)Hierarchy Design33ASIC設(shè)計(jì)流程 (5)Gate and Circuit Level Design34ASIC設(shè)計(jì)流程 (6) Synthesis = translation + op

20、timization35ASIC設(shè)計(jì)流程 (7)流程圖36ASIC設(shè)計(jì)流程 (8) 主要步驟 設(shè)計(jì)輸入：采用硬件描述語(yǔ)言 (HDL)或電路圖輸入 邏輯綜合：處理硬件描述語(yǔ)言，產(chǎn)生電路網(wǎng)表描述邏輯單元及其之間的連接關(guān)系 系統(tǒng)劃分：將大型系統(tǒng)分成幾個(gè)ASIC 布圖前仿真：檢查設(shè)計(jì)功能是否正確 布圖規(guī)劃：在芯片上安排各模塊的位置 布局：安排模塊中標(biāo)準(zhǔn)單元的位置 布線：模塊與單元之間的連接 電路提取：確定互連線的電阻和電容 布圖后仿真：加上互連線負(fù)載后檢查功能和時(shí)序是否正確37ASIC設(shè)計(jì)流程 (9) ASIC設(shè)計(jì)過程包括四大部分 系統(tǒng)設(shè)計(jì) HDL源代碼設(shè)計(jì) 邏輯綜合 (Logical Synthesis) 版圖設(shè)計(jì) 通常基于標(biāo)準(zhǔn)單元庫(kù) (Cell-based)38ASIC設(shè)計(jì)所需的軟件工具(1) ASIC設(shè)計(jì)所需的軟件工具 HDL邏輯設(shè)計(jì) Mentor ModelSim, Synopsys VCS: HDL語(yǔ)言仿真器 ModelSim: 提供最友好的調(diào)試環(huán)境 VCS: 具有目前行業(yè)中最高的模擬性能，支持千萬(wàn)門級(jí)的ASIC設(shè)計(jì) Synopsys Vera: 邏輯驗(yàn)證工具 邏輯綜合 Synopsys Design Compiler:工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品39ASIC設(shè)計(jì)所需的軟件工具(2) 后端設(shè)計(jì)