1、第一節(jié) 可編程邏輯器件1第一節(jié) 可編程邏輯器件2一、概述第一節(jié) 可編程邏輯器件3第一節(jié) 可編程邏輯器件4第一節(jié) 可編程邏輯器件5EN A AENA A三態(tài)輸出的緩沖器三態(tài)輸出的緩沖器A AA互補(bǔ)輸出的緩沖器互補(bǔ)輸出的緩沖器ABC DPDABP與門與門A ABB PPA ABB 輸出恒等于輸出恒等于0的與的與門門1P2P3P4PY1P3P4PY或門或門第一節(jié) 可編程邏輯器件6二、現(xiàn)場可編程邏輯陣列（EPLA）現(xiàn)場可編程邏輯陣列由可編程的與邏輯陣列和可編程的現(xiàn)場可編程邏輯陣列由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成。或邏輯陣列以及輸出緩沖器組成。0Y1Y2Y3YOE ABCD與與

2、邏邏輯輯陣陣列列或邏輯陣列或邏輯陣列 FPLA的基本電路結(jié)構(gòu)圖中的與邏輯陣列最多可以產(chǎn)生圖中的與邏輯陣列最多可以產(chǎn)生8個(gè)可編程的乘積項(xiàng)，個(gè)可編程的乘積項(xiàng)， 或邏輯陣列最多能產(chǎn)生或邏輯陣列最多能產(chǎn)生4個(gè)組合邏輯函數(shù)。個(gè)組合邏輯函數(shù)。第一節(jié) 可編程邏輯器件70OE 如果編程后的電路連接情況如圖中所示，如果編程后的電路連接情況如圖中所示，則當(dāng)則當(dāng)0Y1Y2Y3YABCD與與邏邏輯輯陣陣列列或邏輯陣列或邏輯陣列 FPLA的基本電路結(jié)構(gòu)OE0YBAY 1BDACY 23YABCDA B C D 時(shí)可得到時(shí)可得到0()YCD 第一節(jié) 可編程邏輯器件8FPLA和和ROM比較比較相同點(diǎn)：相同點(diǎn)：電路結(jié)構(gòu)相似。

3、電路結(jié)構(gòu)相似。不同點(diǎn)：不同點(diǎn)：1. ROM的與邏輯陣列是固定的，的與邏輯陣列是固定的， 而而FPLA的與邏輯陣列是可編程的。的與邏輯陣列是可編程的。2. ROM的與邏輯陣列將輸入變量的全部最小項(xiàng)都譯出了，的與邏輯陣列將輸入變量的全部最小項(xiàng)都譯出了， FPLA與邏輯陣列能產(chǎn)生的乘積項(xiàng)要比與邏輯陣列能產(chǎn)生的乘積項(xiàng)要比ROM少得多。少得多。在使用在使用ROM產(chǎn)生組合邏輯函數(shù)時(shí)，器件內(nèi)部資源的利用率不高。產(chǎn)生組合邏輯函數(shù)時(shí)，器件內(nèi)部資源的利用率不高。因此，使用因此，使用FPLA設(shè)計(jì)組合邏輯電路比使用設(shè)計(jì)組合邏輯電路比使用ROM更為合理。更為合理。而使用而使用FPLA產(chǎn)生組合邏輯函數(shù)時(shí)，與邏輯陣列也可編

4、程，產(chǎn)生組合邏輯函數(shù)時(shí)，與邏輯陣列也可編程，從而有效提高了芯片的利用率。從而有效提高了芯片的利用率。第一節(jié) 可編程邏輯器件9FPLA的規(guī)格用輸入變量、與邏輯陣列的輸出端數(shù)、的規(guī)格用輸入變量、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。或邏輯陣列的輸出端數(shù)三者的乘積表示。FPLA的編程單元有熔絲型和疊柵注入式的編程單元有熔絲型和疊柵注入式MOS管兩種。管兩種。FPLA中輸出緩沖器的結(jié)構(gòu)形式除三態(tài)輸出以外，中輸出緩沖器的結(jié)構(gòu)形式除三態(tài)輸出以外，也有做成集電極開路（也有做成集電極開路（OC）結(jié)構(gòu)的。）結(jié)構(gòu)的。0Y1Y2Y3YOE XOR FPLA的異或輸出結(jié)構(gòu)的異或輸出結(jié)構(gòu)或邏輯陣列或

5、邏輯陣列還有一些還有一些FPLA器件在或邏輯陣列輸出端與輸出緩沖器之間，器件在或邏輯陣列輸出端與輸出緩沖器之間，設(shè)置了可編程的異或門，以便于對輸出極性進(jìn)行控制。設(shè)置了可編程的異或門，以便于對輸出極性進(jìn)行控制。第一節(jié) 可編程邏輯器件10這種結(jié)構(gòu)的這種結(jié)構(gòu)的FPLA電路中不包含觸發(fā)器，電路中不包含觸發(fā)器，這種結(jié)構(gòu)的這種結(jié)構(gòu)的FPLA只能用于設(shè)計(jì)組合邏輯電路。只能用于設(shè)計(jì)組合邏輯電路。這種類型的這種類型的FPLA也稱為也稱為組合型的組合型的FPLA。為便于設(shè)計(jì)時(shí)序邏輯電路，為便于設(shè)計(jì)時(shí)序邏輯電路，在有些在有些FPLA芯片內(nèi)部，芯片內(nèi)部，增加了由若干觸發(fā)器組成的寄存器。增加了由若干觸發(fā)器組成的寄存器。

6、這種含有內(nèi)部寄存器的這種含有內(nèi)部寄存器的FPLA稱為稱為時(shí)序邏輯型時(shí)序邏輯型FPLA，也稱做也稱做可編程邏輯時(shí)序器可編程邏輯時(shí)序器PLS。第一節(jié) 可編程邏輯器件11三、可編程陣列邏輯（PAL）第一節(jié) 可編程邏輯器件12* PAL的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu)I1I2I3I4Y1Y2Y3Y4與邏輯陣列與邏輯陣列或邏輯陣列或邏輯陣列乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng) PAL器件的基本電路結(jié)構(gòu)器件的基本電路結(jié)構(gòu)由圖可見，在尚未編程之前，由圖可見，在尚未編程之前，與邏輯陣列的所有交叉點(diǎn)上均有熔絲接通。與邏輯陣列的所有交叉點(diǎn)上均有熔絲接通。編程將有用的熔絲保留，將無用的熔絲熔斷，即得所需的電

7、路。編程將有用的熔絲保留，將無用的熔絲熔斷，即得所需的電路。第一節(jié) 可編程邏輯器件13* PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式1. 專用輸出結(jié)構(gòu)。專用輸出結(jié)構(gòu)。有有PAL10H8、PAL14H4、PAL10HL8、PAL14L4等。等。2. 可編程輸入可編程輸入/輸出結(jié)構(gòu)。輸出結(jié)構(gòu)。有有PAL16L8、PAL20L10等。等。3. 寄存器輸出結(jié)構(gòu)。寄存器輸出結(jié)構(gòu)。有有PAL16R4、PAL16R6、PAL16R8等。等。4. 異或輸出結(jié)構(gòu)。異或輸出結(jié)構(gòu)。有有PAL204、PAL208、 PAL2010等。等。5. 運(yùn)算選通反饋結(jié)構(gòu)。運(yùn)算選通反饋結(jié)構(gòu)。有有PAL16X4

8、 、PAL16A4等。等。第一節(jié) 可編程邏輯器件14四、通用陣列邏輯（GALGAL）GAL采用電可擦除的采用電可擦除的CMOS(E2CMOS)制作，制作，可以用電壓信號擦除并可重新編程。可以用電壓信號擦除并可重新編程。GAL器件的輸出端器件的輸出端,設(shè)置了可編程的輸出邏輯宏單元設(shè)置了可編程的輸出邏輯宏單元OLMC 。通過編程可將通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號的這樣就可以用同一種型號的GAL器件器件,實(shí)現(xiàn)實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，器件所有的各種輸出電路工作模式，從而增強(qiáng)了器件的通用性。從而增強(qiáng)了器件的通用性。克服了克服了PA

9、L器件存在的缺點(diǎn)。器件存在的缺點(diǎn)。第一節(jié) 可編程邏輯器件15* GAL的電路結(jié)構(gòu)的電路結(jié)構(gòu)OLMC(19)OLMC(18)OLMC(12)123911121819032831078155664032831OEGAL16V8的電路結(jié)構(gòu)圖的電路結(jié)構(gòu)圖以以GAL16V8為例，介紹為例，介紹GAL器件的一般結(jié)構(gòu)。器件的一般結(jié)構(gòu)。第一節(jié) 可編程邏輯器件16電路有一個(gè)電路有一個(gè)3264位的可編程與邏輯陣列，位的可編程與邏輯陣列，8個(gè)個(gè)OLMC，10個(gè)輸入緩沖器，個(gè)輸入緩沖器，8個(gè)三態(tài)輸出緩沖器和個(gè)三態(tài)輸出緩沖器和8個(gè)反饋個(gè)反饋/輸入緩沖器。輸入緩沖器。與邏輯陣列的每個(gè)交叉點(diǎn)上設(shè)有與邏輯陣列的每個(gè)交叉點(diǎn)上設(shè)

10、有E2CMOS編程單元。編程單元。這種編程單元的結(jié)構(gòu)和工作原理這種編程單元的結(jié)構(gòu)和工作原理,和和E2PROM的存儲單元相同。的存儲單元相同。在在GAL16V8中除了與邏輯陣列外還有一些編程單元。中除了與邏輯陣列外還有一些編程單元。對對GAL的編程是在開發(fā)系統(tǒng)的控制下完成的。的編程是在開發(fā)系統(tǒng)的控制下完成的。編程是逐行進(jìn)行的。編程是逐行進(jìn)行的。第一節(jié) 可編程邏輯器件17OLMC中包含一個(gè)或門，一個(gè)中包含一個(gè)或門，一個(gè)D觸發(fā)器，觸發(fā)器，和由和由4個(gè)數(shù)據(jù)選擇器及一些門電路組成的控制電路。個(gè)數(shù)據(jù)選擇器及一些門電路組成的控制電路。OLMC的工作模式有的工作模式有5種：種：專用輸入模式、專用組合輸出模式、

11、寄存器輸出模式、專用輸入模式、專用組合輸出模式、寄存器輸出模式、反饋組合輸出模式、時(shí)序電路中的組合輸出模式。反饋組合輸出模式、時(shí)序電路中的組合輸出模式。通過對結(jié)構(gòu)控制字的編程可設(shè)定通過對結(jié)構(gòu)控制字的編程可設(shè)定OLMC的工作模式。的工作模式。* 輸出邏輯宏單元（輸出邏輯宏單元（OLMC)只要給只要給GAL器件寫入不同的結(jié)構(gòu)控制字，器件寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。就可以得到不同類型的輸出電路結(jié)構(gòu)。第一節(jié) 可編程邏輯器件18五、可擦除的可編程邏輯器件（EPLD）1. EPLD的基本結(jié)構(gòu)和特點(diǎn)的基本結(jié)構(gòu)和特點(diǎn)EPLD是繼是繼PAL、GAL之后推出的一種可編程邏輯器件。之后推

12、出的一種可編程邏輯器件。它采用它采用CMOS和和UVEPROM工藝制作，工藝制作，集成度比集成度比PAL和和GAL器件高得多，器件高得多，其產(chǎn)品多半都屬于高密度其產(chǎn)品多半都屬于高密度PLD。與與PAL和和GAL相比，相比，EPLD有以下特點(diǎn)：有以下特點(diǎn)：1.具有具有CMOS器件低功耗、高噪聲容限的優(yōu)點(diǎn)。器件低功耗、高噪聲容限的優(yōu)點(diǎn)。2.可靠性高、可改寫、集成度高、造價(jià)便宜。可靠性高、可改寫、集成度高、造價(jià)便宜。3.OLMC有更大的使用靈活性。有更大的使用靈活性。第一節(jié) 可編程邏輯器件192. EPLD的與的與-或陣列邏輯或陣列邏輯在在PAL和和GAL器件的與器件的與-或邏輯陣列中，或邏輯陣列中

13、，每個(gè)或門輸入的乘積項(xiàng)數(shù)目是固定的，每個(gè)或門輸入的乘積項(xiàng)數(shù)目是固定的，而且許多情況下每一組的數(shù)目又是相等的。而且許多情況下每一組的數(shù)目又是相等的。但需要產(chǎn)生的與但需要產(chǎn)生的與-或邏輯函數(shù)包含的乘積項(xiàng)各不相同，或邏輯函數(shù)包含的乘積項(xiàng)各不相同，使得與使得與-或邏輯陣列中的乘積項(xiàng)得不到充分利用。或邏輯陣列中的乘積項(xiàng)得不到充分利用。為了克服這種局限性，為了克服這種局限性，在在EPLD的與的與-或邏輯陣列上作了一些改進(jìn)。或邏輯陣列上作了一些改進(jìn)。第一節(jié) 可編程邏輯器件20首先，首先，在大多數(shù)的在大多數(shù)的EPLD 中，中，與與-或邏輯陣列每一組乘積項(xiàng)的數(shù)目不完全相同，或邏輯陣列每一組乘積項(xiàng)的數(shù)目不完全相同

14、， 這樣既便于產(chǎn)生不同項(xiàng)數(shù)與這樣既便于產(chǎn)生不同項(xiàng)數(shù)與-或邏輯函數(shù)，或邏輯函數(shù)，又有利于提高乘積項(xiàng)的利用率。又有利于提高乘積項(xiàng)的利用率。其次，其次，在有的在有的EPLD中，將每一組乘積項(xiàng)分作兩部分，中，將每一組乘積項(xiàng)分作兩部分，產(chǎn)生兩個(gè)與產(chǎn)生兩個(gè)與-或邏輯函數(shù)，然后通過編程，或邏輯函數(shù)，然后通過編程，使這兩部分既可以單獨(dú)送到輸出邏輯電路，使這兩部分既可以單獨(dú)送到輸出邏輯電路，又可以組合在一起產(chǎn)生一個(gè)項(xiàng)數(shù)更多的與又可以組合在一起產(chǎn)生一個(gè)項(xiàng)數(shù)更多的與-或邏輯函數(shù)。或邏輯函數(shù)。第一節(jié) 可編程邏輯器件213. EPLD的輸出邏輯宏單元的輸出邏輯宏單元(OLMC)EPLD的輸出電路結(jié)構(gòu)和的輸出電路結(jié)構(gòu)和G

15、AL相似，相似，也采取了可編程的輸出邏輯宏單元也采取了可編程的輸出邏輯宏單元OLMC。通過編程能將通過編程能將OLMC設(shè)置成各種不同的工作狀態(tài)。設(shè)置成各種不同的工作狀態(tài)。由于增加了對由于增加了對OLMC中觸發(fā)器的預(yù)置和置零功能，中觸發(fā)器的預(yù)置和置零功能，因而具有更大的使用靈活性。因而具有更大的使用靈活性。不同型號不同型號EPLD的的OLMC在電路結(jié)構(gòu)上也各不相同，在電路結(jié)構(gòu)上也各不相同，但從預(yù)置和置零的工作方式上可分為兩大類，但從預(yù)置和置零的工作方式上可分為兩大類，一類為同步工作方式，另一類為異步工作方式。一類為同步工作方式，另一類為異步工作方式。第一節(jié) 可編程邏輯器件22六、現(xiàn)場可編程門陣列

16、（FPGA）1. FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)在前面所講的幾種在前面所講的幾種PLD電路中，電路中，都采用了與都采用了與-或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式。或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式。而而FPGA的電路結(jié)構(gòu)形式則完全不同，的電路結(jié)構(gòu)形式則完全不同，它由若干獨(dú)立的可編程邏輯模塊組成。它由若干獨(dú)立的可編程邏輯模塊組成。用戶可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。用戶可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。FPGA屬于高密度屬于高密度PLD，其集成度可達(dá)其集成度可達(dá)3萬門萬門/片以上。片以上。第一節(jié) 可編程邏輯器件23下圖是下圖是 FPGA基本結(jié)構(gòu)形式的示意圖。基本結(jié)構(gòu)形式的示

17、意圖。IOBCLB布線區(qū)布線區(qū)FPGA的基本結(jié)構(gòu)框圖的基本結(jié)構(gòu)框圖它由三種可編程單元和一個(gè)存放編程數(shù)據(jù)的靜態(tài)存儲器組成。它由三種可編程單元和一個(gè)存放編程數(shù)據(jù)的靜態(tài)存儲器組成。這三種可編程的單元是輸入這三種可編程的單元是輸入/輸出模塊輸出模塊IOB(I/O Block)、可編程邏輯模塊可編程邏輯模塊CLB和互聯(lián)資源和互聯(lián)資源IR(Interconnect Resource)。每個(gè)每個(gè)CLB中都包含組合邏輯電路。中都包含組合邏輯電路。和存儲電路（觸發(fā)器）兩部分。和存儲電路（觸發(fā)器）兩部分。可以設(shè)置成規(guī)模不大的組合可以設(shè)置成規(guī)模不大的組合邏輯電路或時(shí)序邏輯電路。邏輯電路或時(shí)序邏輯電路。第一節(jié) 可編程

18、邏輯器件24為了能將這些為了能將這些CLB靈活地連接成各種應(yīng)用電路，靈活地連接成各種應(yīng)用電路，在在CLB之間的布線區(qū)內(nèi)配備了豐富的連線資源。之間的布線區(qū)內(nèi)配備了豐富的連線資源。這些互聯(lián)資源包括不同類型的金屬線、這些互聯(lián)資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點(diǎn)。可編程的開關(guān)矩陣和可編程的連接點(diǎn)。靜態(tài)存儲器的存儲單元，靜態(tài)存儲器的存儲單元，由兩個(gè)由兩個(gè)CMOS反相器和一個(gè)控制管反相器和一個(gè)控制管T組成。組成。QQ T組態(tài)組態(tài)控制控制讀讀/寫寫數(shù)據(jù)數(shù)據(jù)FPGA內(nèi)靜態(tài)存儲器的存儲單元內(nèi)靜態(tài)存儲器的存儲單元第一節(jié) 可編程邏輯器件25FPGA的這種的這種CLB陣列結(jié)構(gòu)形式，陣列結(jié)構(gòu)形式，

19、克服了克服了PAL等等PLD中那種固定的與中那種固定的與-或邏輯陣列結(jié)構(gòu)的局限性，或邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時(shí)顯得更加靈活。在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時(shí)顯得更加靈活。同時(shí)由于加大了可編程同時(shí)由于加大了可編程I/O端的數(shù)目，端的數(shù)目，使得各引腳信號的安排更加方便和合理。使得各引腳信號的安排更加方便和合理。FPGA本身也存在著一些明顯的缺點(diǎn)：本身也存在著一些明顯的缺點(diǎn)：1. 它的信號傳輸延遲時(shí)間不是確定的。它的信號傳輸延遲時(shí)間不是確定的。 在在EPLD中就不存在這個(gè)問題。中就不存在這個(gè)問題。2. 斷電后數(shù)據(jù)便隨之丟失。斷電后數(shù)據(jù)便隨之丟失。3. 不便于保密。而不

20、便于保密。而EPLD中設(shè)有加密編程單元。中設(shè)有加密編程單元。FPGA和和EPLD各有不能取代的優(yōu)點(diǎn)。各有不能取代的優(yōu)點(diǎn)。第一節(jié) 可編程邏輯器件262. FPGA的的IOB和和CLB以以Xilinx公司生產(chǎn)的公司生產(chǎn)的XC2064為例，為例，介紹介紹FPGA的的IOB和和CLB的電路結(jié)構(gòu)和工作原理。的電路結(jié)構(gòu)和工作原理。（1）IOBD QI/O CLKI/OMUX1MUX2OFF(VCC)G1G2OE XC2064的的IOB電路電路三態(tài)控制三態(tài)控制輸出輸出輸入輸入在在XC2064中共有中共有56個(gè)可編程的個(gè)可編程的I/O端。端。第一節(jié) 可編程邏輯器件27D QI/O CLKI/OMUX1MUX2

21、OFF(VCC)G1G2OE XC2064的的IOB電路電路三態(tài)控制三態(tài)控制輸出輸出輸入輸入MUX1輸出低電平時(shí)輸出低電平時(shí)IOB工作在輸出狀態(tài)，工作在輸出狀態(tài)，F(xiàn)PGA內(nèi)部產(chǎn)生的信號通過內(nèi)部產(chǎn)生的信號通過G1送至送至I/O端。端。MUX1輸出高電平時(shí)輸出高電平時(shí)G1為高阻態(tài)，為高阻態(tài)，IOB工作在輸入狀態(tài)。工作在輸入狀態(tài)。第一節(jié) 可編程邏輯器件28MUX2用于輸入方式的選擇。用于輸入方式的選擇。 當(dāng)當(dāng)MUX2的輸出選中輸入緩沖器的輸出選中輸入緩沖器G2的輸出時(shí)，的輸出時(shí)，為異步輸入方式。為異步輸入方式。當(dāng)當(dāng)MUX2的輸出選中觸發(fā)器的輸出時(shí)，的輸出選中觸發(fā)器的輸出時(shí)，為同步輸入方式。為同步輸入

22、方式。D QI/O CLKI/OMUX1MUX2OFF(VCC)G1G2OE XC2064的的IOB電路電路三態(tài)控制三態(tài)控制輸出輸出輸入輸入第一節(jié) 可編程邏輯器件29( 2 ) CLB在在XC2064中有中有64個(gè)個(gè)CLB，排列成，排列成88的矩陣。的矩陣。每個(gè)每個(gè)CLB的電路中包含組合邏輯電路、存儲電路的電路中包含組合邏輯電路、存儲電路和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路。和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路。CLK 時(shí)鐘時(shí)鐘XFGDXC2064的的CLB電路電路組合組合邏輯邏輯輸出輸出輸入輸入D Q RSYCBA第一節(jié) 可編程邏輯器件30組合邏輯電路是有組合邏輯電路是有4個(gè)輸入端、兩個(gè)輸出

23、端的通用邏輯模塊。個(gè)輸入端、兩個(gè)輸出端的通用邏輯模塊。根據(jù)設(shè)計(jì)的需要可將組合邏輯電路部分設(shè)置成根據(jù)設(shè)計(jì)的需要可將組合邏輯電路部分設(shè)置成3種不同的組態(tài)。種不同的組態(tài)。第一種組態(tài)可產(chǎn)生任何形式的四變量組合邏輯函數(shù)。第一種組態(tài)可產(chǎn)生任何形式的四變量組合邏輯函數(shù)。第二種組態(tài)可產(chǎn)生兩個(gè)三變量的任何形式的邏輯函數(shù)。第二種組態(tài)可產(chǎn)生兩個(gè)三變量的任何形式的邏輯函數(shù)。第三種組態(tài)可產(chǎn)生含有第三種組態(tài)可產(chǎn)生含有A、B、C、D、Q的五變量邏輯函數(shù)。的五變量邏輯函數(shù)。這種通用邏輯模塊由這種通用邏輯模塊由N溝道溝道MOS管和管和CMOS反相器組成，反相器組成，輸入與輸出的邏輯關(guān)系由一組編程控制信號決定。輸入與輸出的邏輯關(guān)

24、系由一組編程控制信號決定。將編程控制信號與函數(shù)對應(yīng)關(guān)系列成函數(shù)表，將編程控制信號與函數(shù)對應(yīng)關(guān)系列成函數(shù)表，在編程過程中通過查表即可找出所需的編程數(shù)據(jù)。在編程過程中通過查表即可找出所需的編程數(shù)據(jù)。第一節(jié) 可編程邏輯器件31為了能將為了能將FPGA中數(shù)目很大的中數(shù)目很大的CLB和和IOB連結(jié)成各種復(fù)雜的系統(tǒng)，連結(jié)成各種復(fù)雜的系統(tǒng)，在布線區(qū)內(nèi)布置了豐富的連線資源。在布線區(qū)內(nèi)布置了豐富的連線資源。這些互連資源可以分為三類，這些互連資源可以分為三類，即即金屬線、開關(guān)矩陣金屬線、開關(guān)矩陣SM(Switching Matrices)和和可編程連接點(diǎn)可編程連接點(diǎn)PIP(Programmable Interco

25、nnect Points)。布線區(qū)里的金屬線分為水平通用連線、垂直通用連線、布線區(qū)里的金屬線分為水平通用連線、垂直通用連線、水平長線、垂直長線、全局連線和直接連線等幾種。水平長線、垂直長線、全局連線和直接連線等幾種。通用連線通用連線主要用于主要用于CLB之間的連接，之間的連接，長線長線主要用于長距離或多分支信號的傳送，主要用于長距離或多分支信號的傳送，全局連線全局連線則用于輸送一些公共信號等。則用于輸送一些公共信號等。3. FPGA的互連資源的互連資源第一節(jié) 可編程邏輯器件32七、PLD的編程隨著隨著PLD集成度的不斷提高，集成度的不斷提高，PLD的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。PLD開發(fā)系統(tǒng)包括開發(fā)系統(tǒng)包括軟件軟件和和硬件硬件兩部