1、電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.1 系統設計要求系統設計要求4.2.2 系統設計方案系統設計方案 4.2.3 主要主要VHDL源程序源程序 4.2.4 系統仿真系統仿真/硬件驗證硬件驗證 4.2.5 設計技巧分析設計技巧分析4.2.6 系統擴展思路系統擴展思路 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.1 系統設計要求系統設計要求 設計一個具有較高安全性和較低成本的通用電子密碼鎖，其具體功能要求如下： (1) 數碼輸入：每按下一個數字鍵，就輸入一個數值，并在顯示器上的最右方顯示出該數值，同時將先前輸入的數據

2、依序左移一個數字位置。 (2) 數碼清除：按下此鍵可清除前面所有的輸入值，清除成為“0000”。 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 (3) 密碼更改：按下此鍵時會將目前的數字設定成新的密碼。 (4) 激活電鎖：按下此鍵可將密碼鎖上鎖。 (5) 解除電鎖：按下此鍵會檢查輸入的密碼是否正確，密碼正確即開鎖。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.2 系統設計方案系統設計方案 作為通用電子密碼鎖，主要由三個部分組成：數字密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。 作為電子密碼鎖的輸入電路，可供選擇的方案有數字機械式鍵盤和觸摸式數字鍵盤等多種。 電子密碼鎖的設計與分析電子

3、密碼鎖的設計與分析 根據以上選定的輸入設備和顯示器件，并考慮到實現各項數字密碼鎖功能的具體要求，整個電子密碼鎖系統的總體組成框圖如圖4.6所示。 (1) 密碼鎖輸入電路包括時序產生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個小的功能電路。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 (2) 密碼鎖控制電路包括按鍵數據的緩沖存儲電路，密碼的清除、變更、存儲、激活電鎖電路(寄存器清除信號發生電路)，密碼核對(數值比較電路)，解鎖電路(開/關門鎖電路)等幾個小的功能電路。 (3) 七段數碼管顯示電路主要將待顯示數據的BCD碼轉換成數碼器的七段顯示驅動編碼。電子密碼鎖的設計與分析電子密碼鎖

4、的設計與分析 圖4.6 數字電子密碼鎖系統總體框圖鍵盤掃描電路密碼鎖輸入電路七段數碼管顯示電路密碼鎖控制電路按鍵輸入掃描信號鍵盤彈跳消除電路鍵盤譯碼電路時序產生電路寄存器清除信號發生電路開/關門鎖電路數值比較電路數值比較電路按鍵數據緩存器BCD至七段譯碼電路電子密碼鎖的設計與分析電子密碼鎖的設計與分析 (1) 密碼鎖輸入電路的設計 圖4.7是電子密碼鎖的輸入電路框圖，由鍵盤掃描電路、彈跳消除電路、鍵盤譯碼電路、按鍵數據緩存器，加上外接的一個34矩陣式鍵盤組成。 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 圖4.7 密碼鎖的輸入電路框圖 彈跳消除電 路鍵盤譯碼電 路按鍵數據緩存器1234567

5、89*0#鍵盤掃描電路工作時鐘脈沖信號鍵盤輸入按鍵數據鍵盤掃描信號電子密碼鎖的設計與分析電子密碼鎖的設計與分析 1矩陣式鍵盤的工作原理 矩陣式鍵盤是一種常見的輸入裝置，在日常的生活中，矩陣式鍵盤在計算機、電話、手機、微波爐等各式電子產品上已經被廣泛應用。圖4.8是一個34矩陣式鍵盤的面板配置圖，其中數字09作為密碼數字輸入按鍵，*作為“上鎖”功能按鍵，#作為“解鎖/清除”功能按鍵。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 圖4.8 34矩陣式鍵盤的面板配置 123456789*0#鍵盤掃描信號KY3(00) 1110KY2(01) 1101KY1(10) 1011KY0(11) 0111K

6、X2KX1KX0經提升電阻至VCC電子密碼鎖的設計與分析電子密碼鎖的設計與分析 表4.1 按鍵位置與數碼關系電子密碼鎖的設計與分析電子密碼鎖的設計與分析 2密碼鎖輸入電路各主要功能模塊的設計 1) 時序產生電路 本時序產生電路中使用了三種不同頻率的工作脈沖波形：系統時鐘脈沖(它是系統內部所有時鐘脈沖的源頭，且其頻率最高)、彈跳消除取樣信號、鍵盤掃描信號。 2) 鍵盤掃描電路 掃描電路的作用是用來提供鍵盤掃描信號(表4.1中的KY3KY0)的，掃描信號變化的順序依次為11101101101101111110.依序地周而復始。 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 3) 彈跳消除電路 由于

7、本設計中采用的矩陣式鍵盤是機械開關結構，因此在開關切換的瞬間會在接觸點出現信號來回彈跳的現象，對于電子密碼鎖這種靈敏度較高的電路這種彈跳將很可能會造成誤動作輸入，從而影響到密碼鎖操作的正確性。 從圖4.9中可以觀察出彈跳現象產生的原因，雖然只是按下按鍵一次然后放掉，然而實際產生的按鍵信號卻不止跳動一次，經過取樣信號的檢查后，將會造成誤判斷，以為鍵盤按了兩次。如果調整抽樣頻率(如圖4.10所示)，可以發現彈跳現象獲得了改善。 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 圖4.9 彈跳現象產生錯誤的抽樣結果 抽樣結果抽樣信號按鍵信號電子密碼鎖的設計與分析電子密碼鎖的設計與分析 圖4.10 調整抽

8、樣頻率后得到的抽樣結果 抽樣結果抽樣信號按鍵信號電子密碼鎖的設計與分析電子密碼鎖的設計與分析 彈跳消除電路的實現原理如圖4.11所示，先將鍵盤的輸入信號D_IN做為電路的輸入信號，CLK是電路的時鐘脈沖信號，也就是取樣信號，D_IN經過兩級D觸發器延時后再使用RS觸發器處理。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 圖4.11 彈跳消除電路的內部實現原理圖 PRNCLRNDQPRNCLRNDQDFFVCC13D_INCLKD0DFF1011D18NOTNOT97AND26AND2D_OUTSRQQ電子密碼鎖的設計與分析電子密碼鎖的設計與分析 此處RS觸發器的前端連接和非門的處理原則是： (

9、1) 因為一般人的按鍵速度至多是10次/秒，亦即一次按鍵時間是100 ms，所以按下的時間可估算為50 ms。以取樣信號CLK的周期為8 ms計，則可以取樣到6次。 (2) 對于不穩定的噪聲，在4 ms以下則至多抽樣一次。 (3) 在觸發器之前，接上AND-NOT之后，SR的組態如表4.2所示。 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 表4.2 RS觸發器真值表電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4) 鍵盤譯碼電路 上述鍵盤中的按鍵可分為數字按鍵和文字按鍵，每一個按鍵可能負責不同的功能，例如清除數碼、退位、激活電鎖、開鎖等，詳細功能參見表4.3。 電子密碼鎖的設計與分析電子密碼

10、鎖的設計與分析 表4.3 鍵盤參數表電子密碼鎖的設計與分析電子密碼鎖的設計與分析 5) 按鍵存儲電路 因為每次掃描會產生新的按鍵數據，可能會覆蓋前面的數據，所以需要一個按鍵存儲電路，將整個鍵盤掃描完畢后的結果記錄下來。按鍵存儲電路可以使用移位寄存器構成。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.2.2密碼鎖控制電路的設計 密碼鎖的控制電路是整個電路的控制中心，主要完成對數字按鍵輸入和功能按鍵輸入的響應控制。 1數字按鍵輸入的響應控制 (1) 如果按下數字鍵，第一個數字會從顯示器的最右端開始顯示，此后每新按一個數字時，顯示器上的數字必須左移一格，以便將新的數字顯示出來。電子密碼鎖的設

11、計與分析電子密碼鎖的設計與分析 (2) 假如要更改輸入的數字，可以按倒退按鍵來清除前一個輸入的數字，或者按清除鍵清除所有輸入的數字，再重新輸入四位數。 (3) 由于這里設計的是一個四位的電子密碼鎖，所以當輸入的數字鍵超過四個時，電路不予理會，而且不再顯示第四個以后的數字。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 2功能按鍵輸入的響應控制 (1) 清除鍵：清除所有的輸入數字，即做歸零動作。 (2) 激活電鎖鍵：按下此鍵時可將密碼鎖的門上鎖。(上鎖前必須預先設定一個四位的數字密碼。) (3) 解除電鎖鍵：按下此鍵會檢查輸入的密碼是否正確，若密碼正確無誤則開門。 電子密碼鎖的設計與分析電子密碼鎖

12、的設計與分析 電子密碼鎖的三種模式及關系 上鎖工作模式清除原先儲存于組件中的密碼輸入舊密碼后變更密碼將新密碼回存于存儲組件中密碼鎖激活上鎖 開鎖工作模式檢查輸入的密碼是否有效核對輸入密碼是否有效都正確后解除電鎖 輸入文字模式開始輸入4位數字，在輸入數字時可能使用到清除鍵電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.2.3 密碼鎖顯示電路的設計 密碼鎖顯示電路的設計比較簡單，這里直接采用四個4-7譯碼器來實現。 4.2.2.4 密碼鎖的整體組裝設計 將前面各個設計好的功能模塊進行整合，可得到一個完整的電子密碼鎖系統的整體組裝設計原理圖，如圖4.12所示。電子密碼鎖的設計與分析電子密碼鎖的

13、設計與分析 圖4.12 密碼鎖的整體組裝設計原理圖電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.3 主要主要VHDL源程序源程序 4.2.3.1 鍵盤輸入去抖電路的VHDL源程序-DCFQ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC; Q: OUT STD_LOGIC); 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 END ENTITY DCFQ ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS

14、(CLK, CLRN, PRN) BEGINIF CLRN=0 AND PRN=1 THEN Q=0; ELSIF CLRN=1 AND PRN=0 THEN -PRN為復位端，低有效 Q=1; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 ELSIF CLKEVENT AND CLK=1 THEN Q =D; END IF ; END PROCESS ; END ARCHITECTURE ART; -DEBOUNCING.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; LIBRARY ALTERA; USE ALTERA.MAXPLUS2.ALL;

15、 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 ENTITY DEBOUNCING IS PORT(D_IN, CLK: IN STD_LOGIC; DD1, DD0, QQ1, QQ0 : OUT STD_LOGIC; D_OUT, D_OUT1: OUT STD_LOGIC ); END ENTITY DEBOUNCING ; ARCHITECTURE ART OF DEBOUNCING IS COMPONENT DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC; Q: OUT STD_LOGIC); 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 E

16、ND COMPONENT DCFQ; SIGNAL VCC, INV_D : STD_LOGIC ; SIGNAL Q0, Q1 : STD_LOGIC ; SIGNAL D1, D0 : STD_LOGIC ; BEGIN VCC = 1 ; INV_D CLK, CLRN = INV_D, PRN = VCC, D =VCC , Q = Q0); U2: DCFQ PORT MAP (CLK = CLK, CLRN = Q0, PRN = VCC, D =VCC , Q = Q1); PROCESS (CLK) BEGINIF CLKEVENT AND CLK=1 THEN D0 = NO

17、T Q1; D1 = D0; END IF ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 END PROCESS ; DD0 = D0; DD1 = D1; QQ1 = Q1; QQ0 = Q0; D_OUT = NOT (D1 AND NOT D0); D_OUT1 = NOT Q1 ; END ARCHITECTURE ART; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.3.2 密碼鎖輸入電路的VHDL源程序-KEYBOARD.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL

18、 ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY KEYBOARD IS電子密碼鎖的設計與分析電子密碼鎖的設計與分析 PORT (CLK_1K: IN STD_LOGIC ; -系統原始時鐘脈沖(1 kHz) KEY_IN: IN STD_LOGIC_VECTOR (2 DOWNTO 0); -按鍵輸入 CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; -( 仿真時用)鍵盤掃描序列 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; -數字輸出電子密碼鎖的設計與分析電子密碼鎖的設計

19、與分析 DATA_F: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; -功能輸出 FLAG_N: OUT STD_LOGIC ; -數字輸出標志 FLAG_F: OUT STD_LOGIC ; -功能輸出標志 CLK_CTR: OUT STD_LOGIC; -控制電路工作時鐘信號 CLK_DEBOUNCE: OUT STD_LOGIC -(仿真時用)去抖電路工作時鐘信號 ); 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 END ENTITY KEYBOARD ; ARCHITECTURE ART OF KEYBOARD IS COMPONENT DEBOUNCING

20、ISPORT(D_IN: IN STD_LOGIC ; CLK: IN STD_LOGIC ; D_OUT: OUT STD_LOGIC ) ; END COMPONENT DEBOUNCING; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 SIGNAL CLK: STD_LOGIC ; -電路工作時鐘脈沖 SIGNAL C_KEYBOARD: STD_LOGIC_VECTOR(1 DOWNTO 0); -鍵掃信號“00-01-10-11”寄存器 SIGNAL C_DEBOUNCE: STD_LOGIC ; -去抖時鐘信號 SIGNAL C: STD_LOGIC_VECTOR(2 DOWNT

21、O 0) ; -鍵盤輸入去抖后的寄存器電子密碼鎖的設計與分析電子密碼鎖的設計與分析 SIGNAL N , F: STD_LOGIC_VECTOR(3 DOWNTO 0) ; -數字、功能按鍵譯碼值的寄存器 SIGNAL FN , FF: STD_LOGIC ; -數字、功能按鍵標志值數字、功能按鍵 SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN電子密碼鎖的設計與分析電子密碼鎖的設計與分析 - 內部連接DATA_N = N ; DATA_F = F ; FLAG_N = FN ; FLAG_F = FF ; CLK_CTR = CLK ; -掃

22、描信號發生器 COUNTER : BLOCK ISSIGNAL Q: STD_LOGIC_VECTOR(5 DOWNTO 0); 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0); -1110-1101-1011-0111 BEGINPROCESS (CLK_1K) BEGIN IF CLK_1KEVENT AND CLK_1K =1 THEN Q = Q+1; END IF; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 C_DEBOUNCE = Q(2) ; -去抖時鐘信號, 大約125 Hz C_KEYBOA

23、RD = Q(6 DOWNTO 5) ; - 產生鍵掃信號*“00-01-10-11”, 大約16 Hz-C_DEBOUNCE = Q(1) ; -仿真時用 -C_KEYBOARD = Q(5 DOWNTO 4) ; -仿真時用 CLK = Q(0) ; END PROCESS; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 CLK_DEBOUNCE=C_DEBOUNCE; SEL = 1110 WHEN C_KEYBOARD=0 ELSE1101 WHEN C_KEYBOARD=1 ELSE1011 WHEN C_KEYBOARD=2 ELSE0111 WHEN C_KEYBOARD=3 E

24、LSE1111; CLK_SCAN KEY_IN(0) , D_OUT = C(0), CLK = C_DEBOUNCE); U2: DEBOUNCING PORT MAP (D_IN = KEY_IN(1) , D_OUT = C(1), CLK = C_DEBOUNCE); U3: DEBOUNCING PORT MAP (D_IN = KEY_IN(2) , D_OUT = C(2), CLK = C_DEBOUNCE ); 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 END BLOCK DEBOUNUING ; -鍵盤譯碼 KEY_DECODER : BLOCK SIGNAL Z :

25、 STD_LOGIC_VECTOR(4 DOWNTO 0) ; -按鍵位置BEGINPROCESS(CLK) BEGIN Z N N N N N N N N N N N F F F = 1000 ; END CASE ; END IF ; END PROCESS ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 FN = NOT ( N(3) AND N(2) AND N(1) AND N(0) ) ; FF = F(2) OR F(0) ; END BLOCK KEY_DECODER ; END ARCHITECTURE ART; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.3.3

26、 密碼鎖控制電路的VHDL源程序-CTRL.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL IS電子密碼鎖的設計與分析電子密碼鎖的設計與分析 PORT (DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG_N: IN STD_LOGIC; FLAG_F: IN STD_LOGIC;

27、CLK: IN STD_LOGIC; ENLOCK: OUT STD_LOGIC; -1: LOCK, 0: UNLOCK DATA_BCD: OUT STD_LOGIC_VECTOR (15 DOWNTO 0); END ENTITY CTRL ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 ARCHITECTURE ART OF CTRL IS SIGNAL ACC, REG: STD_LOGIC_VECTOR (15 DOWNTO 0); -ACC用于暫存鍵盤輸入的信息，REG用于存儲輸入的密碼 SIGNAL NC: STD_LOGIC_VECTOR (2 DOWNTO 0); SIG

28、NAL RR2, CLR, BB, QA, QB: STD_LOGIC; SIGNAL R1, R0: STD_LOGIC; BEGIN -寄存器清零信號的產生進程電子密碼鎖的設計與分析電子密碼鎖的設計與分析 PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN R1=R0; R0=FLAG_F; END IF; RR2=R1 AND NOT R0; CLR=RR2; END PROCESS; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 -按鍵輸入數據的存儲、清零進程 KEYIN_PROCESS : BLOCK IS SIGNAL RST, D0, D1

29、: STD_LOGIC ; BEGIN RST = RR2; PROCESS(FLAG_N, RST) IS BEGINIF RST = 1 THEN ACC = 0000000000000000 ; -CLEAR INPUT NC = 000 ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 ELSE IF FLAG_NEVENT AND FLAG_N = 1 THEN IF NC 4 THEN ACC = ACC(11 DOWNTO 0) & DATA_N ; NC = NC + 1 ; END IF; END IF ; END IF ; END PROCESS ; END BLOCK K

30、EYIN_PROCESS ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 -上鎖/開鎖控制進程 LOCK_PROCESS : BLOCK IS BEGINPROCESS(CLK, DATA_F) BEGIN IF (CLKEVENT AND CLK = 1) THENIF NC = 4 THEN IF DATA_F(2) = 1 THEN -上鎖控制信號有效 REG = ACC ; -密碼存儲電子密碼鎖的設計與分析電子密碼鎖的設計與分析 QA = 1 ; QB = 0; ELSIF DATA_F(0) = 1 THEN-開鎖控制信號有效IF REG = ACC THEN -密碼核對 QA=

31、0; QB = 1 ; END IF ; ELSIF ACC = 1000100010001000 THEN -設置“8888”為萬用密碼QA = 0 ; QB= 1; END IF ; END IF; END IF ; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 END PROCESS ; END BLOCK LOCK_PROCESS ; -輸出上鎖/開鎖控制信號 ENLOCK = QA AND NOT QB ; -輸出顯示信息 DATA_BCD= ACC ; END ARCHITECTURE ART; 電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.3.4 其他電路的VHDL源程序 對于密碼鎖顯示電路及電子密碼鎖整體組裝的VHDL源程序，請讀者根據圖4.12 密碼鎖的整體組裝設計原理圖自行完成。電子密碼鎖的設計與分析電子密碼鎖的設計與分析 4.2.4 系統仿真系統仿真/硬件驗證硬件驗證 4.2.4.1 系統的有關仿真 1. 鍵盤輸入去抖電路的仿真 圖4.13為鍵盤輸入去抖電路的仿真結果圖，圖中的輸出信號QQ0，QQ1，D_