1、數(shù)字系統(tǒng)設(shè)計(jì)復(fù)習(xí)題一、選擇題1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 。A. 實(shí)體中B. 結(jié)構(gòu)體中C. 任何位置 D. 進(jìn)程體2. 描述項(xiàng)目具有邏輯功能的是 。A. 實(shí)體B. 結(jié)構(gòu)體C. 配置D. 進(jìn)程3. 關(guān)鍵字ARCHITECTURE定義的是 。A. 結(jié)構(gòu)體B. 進(jìn)程C. 實(shí)體D. 配置4. MAXPLUSII中編譯VHDL源程序時(shí)要求 。A. 文件名和實(shí)體可以不同名 B. 文件名和實(shí)體名無(wú)關(guān)C. 文件名和實(shí)體名要相同 D. 不確定5. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是 。A. 敏感的B. 只能用小寫(xiě)C. 只能用大寫(xiě)D. 不敏感6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 。

2、A. 必須以英文字母開(kāi)頭 B. 可以使用漢字開(kāi)頭C. 可以使用數(shù)字開(kāi)頭 D. 任何字符都可以7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 。A. 下劃線(xiàn)可以連用 B. 下劃線(xiàn)不能連用C. 不能使用下劃線(xiàn) D. 可以使用任何字符8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 。A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 。A. a_2_3 B. a_2C. 2_2_a D. 2a10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 。A. a_1_in B. a_in_2C. 2_a D. asd_111. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 。

3、A. a2b2 B. a1b1C. ad12 D. %5012. VHDL語(yǔ)言中變量定義的位置是 。A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置13. VHDL語(yǔ)言中信號(hào)定義的位置是 。A. 實(shí)體中任何位置 B. 實(shí)體中特定位置C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫(xiě)在 。A. 實(shí)體中 B. 進(jìn)程中 C. 線(xiàn)粒體D. 種子體中15. 變量和信號(hào)的描述正確的是 。A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:=C. 變量賦值號(hào)是= D. 二者沒(méi)有區(qū)別16. 變量和信號(hào)的描述正確的是 。A.變量可以帶出進(jìn)程B.信號(hào)可以帶出

4、進(jìn)程C.信號(hào)不能帶出進(jìn)程D.二者沒(méi)有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類(lèi)型，正確的是 。A. 數(shù)據(jù)類(lèi)型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類(lèi)型相同才能進(jìn)行運(yùn)算C. 數(shù)據(jù)類(lèi)型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類(lèi)型無(wú)關(guān)18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 。A. 4.2 B. 3C.1D. “11011”19. 下面數(shù)據(jù)中屬于位矢量的是 。A. 4.2 B. 3C. 1D. “11011”20. 關(guān)于VHDL數(shù)據(jù)類(lèi)型，正確的是 。A. 用戶(hù)不能定義子類(lèi)型 B. 用戶(hù)可以定義子類(lèi)型C. 用戶(hù)可以定義任何類(lèi)型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的21. 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是 。A.STD_LOGICB.S

5、TD_LOGIC_VECTORC.BITD. 前面三個(gè)答案都是錯(cuò)誤的22. STD_LOGIG_1164中定義的高阻是字符 。A. XB. xC. zD. Z23. STD_LOGIG_1164中字符H定義的是 。A. 弱信號(hào)1B.弱信號(hào)0C.沒(méi)有這個(gè)定義 D.初始值24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類(lèi)型時(shí) 。A. 可以直接調(diào)用 B. 必須在庫(kù)和包集合中聲明C. 必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說(shuō)法是 。A.任何數(shù)據(jù)類(lèi)型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B.只有特定類(lèi)型的數(shù)據(jù)類(lèi)型可以轉(zhuǎn)化C.任何數(shù)據(jù)類(lèi)型都不能轉(zhuǎn)化 D.前面說(shuō)法都是錯(cuò)誤的26. VH

6、DL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 。A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低27. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 。A. NOT的優(yōu)先級(jí)最高 B. AND和NOT屬于同一個(gè)優(yōu)先級(jí)C. NOT的優(yōu)先級(jí)最低 D. 前面的說(shuō)法都是錯(cuò)誤的28. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 。A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào)C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí)29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 。A.0 B.1C.2D.不確定30. 關(guān)于關(guān)系運(yùn)算符的說(shuō)法

7、正確的是 。A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類(lèi)型無(wú)關(guān)C. 關(guān)系運(yùn)算數(shù)據(jù)類(lèi)型要相同 D. 前面的說(shuō)法都錯(cuò)誤31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTORC. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說(shuō)法都錯(cuò)誤32. VHDL中順序語(yǔ)句放置位置說(shuō)法正確的是 。A. 可以放在進(jìn)程語(yǔ)句中B. 可以放在子程序中C. 不能放在任意位置 D. 前面的說(shuō)法都正確33. 不屬于順序語(yǔ)句的是 。A.IF語(yǔ)句B.LOOP語(yǔ)句 C.PROCESS語(yǔ)句D.CASE語(yǔ)句34. 正

8、確給變量X賦值的語(yǔ)句是 。A. X=A+B; B. X:=A+b; C. X=A+B;D. 前面的都不正確35. EDA的中文含義是 。A. 電子設(shè)計(jì)自動(dòng)化 B. 計(jì)算機(jī)輔助計(jì)算C. 計(jì)算機(jī)輔助教學(xué) D. 計(jì)算機(jī)輔助制造36. 可編程邏輯器件的英文簡(jiǎn)稱(chēng)是 。A. FPGA B. PLAC. PALD. PLD37. 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱(chēng)是 。A. FPGAB. PLAC.PAL D.PLD38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 。A.FLASHB.EEROMC.SRAMD.PROM39. 在EDA中，ISP的中文含義是 。A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒(méi)有特定意義D.使

9、用編程器燒寫(xiě)PLD芯片40. 在EDA中，IP的中文含義是 。A. 網(wǎng)絡(luò)供應(yīng)商B. 在系統(tǒng)編程C. 沒(méi)有特定意義 D. 知識(shí)產(chǎn)權(quán)核41. EPF10K20TC144-4具有多少個(gè)管腳 。A.144個(gè) B.84個(gè)C.15個(gè) D.不確定42. EPF10K20TC144-X器件，如果X的值越小表示 。A. 器件的工作頻率越小 B. 器件的管腳越少C. 器件的延時(shí)越小 D. 器件的功耗越小43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 。A.0 B.1 C.2 D.不確定44. 執(zhí)行下列語(yǔ)句后Q的值等于 。SIGNAL E: STD_LOGIC_V

10、ECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E 1 , 4 =0 , OTHERS= 1);Q E(2), 4=E(3), 5=1, 7= E(5), OTHERS=E (4);A.“11011011”B.“00101101” C.“11011001” D.“00101100”45. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯(cuò)誤原因是 。A. 信號(hào)聲明缺少分號(hào)。B.

11、 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。46. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: choice value length must match selector expression_r value length其錯(cuò)誤原因是 。A. 表達(dá)式寬度不匹配。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在 。A 硬盤(pán) B. 根目錄 C. 文件夾 D. 工程目錄

12、48. MAXPLUS II是哪個(gè)公司的軟件 。A. ALTERA B. ATMELC. LATTICE D. XILINX49. MAXPLUS II不支持的輸入方式是 。A. 文本輸入 B. 原理圖輸入C. 波形輸入 D. 矢量輸入50. MAXPLUSII中原理圖的后綴是 。A. DOC B. GDF C. BMPD. JIF51. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。 。A.idata = “00001111”;B.idata = b”0000_1111”;C.idata = X”AB”D. idata

13、= B”21”;52. 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 。A.if clkevent and clk = 1 thenB.if falling_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then53. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說(shuō)法是不正確的。 。A.原理圖輸入設(shè)計(jì)方法直觀(guān)便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述；D.原理圖輸入設(shè)計(jì)

14、方法也可進(jìn)行層次化設(shè)計(jì)。54. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語(yǔ)句是正確的。 。A.idata := 32;B.idata = 16#A0#;C.idata set project to current file B.assignpin/location chipC. nodeenter node from SNF D. filecreate default symbol61. 在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱(chēng)為 。A.仿真器 B.綜合器 C.適配器D.下載器62. VHDL文本編輯中編譯

15、時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: Cant open VHDL“WORK” 其錯(cuò)誤原因是 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 .tdf，而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在VHDL的CASE語(yǔ)句中，條件句中的“=”不是操作符號(hào)，它只相當(dāng)于 作用。A.IFB.THEN C.ANDD.OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 。A fileset project to current file Bnodeenter node from SNFC assignpin/locat

16、ion chip D filecreate default symbol65. 下列關(guān)于信號(hào)的說(shuō)法不正確的是 。A . 信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 。A. OR B. VARIABLE C. SIGNAL D.OUT167. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax

17、error 其錯(cuò)誤原因是 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 .tdf而非 .vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說(shuō)法正確的是 。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名NULL；語(yǔ)句。C. CASE語(yǔ)句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn) 。D. CASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。7

18、0. VHDL中,為目標(biāo)變量賦值符號(hào)是 。A. =:B. = C. = D.:=71. 在VHDL中,可以用語(yǔ)句 表示檢測(cè)clock下降沿。A. clock event B. clock event and clock=1C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部量， 事先聲明。A. 必須 B. 不必 C. 其類(lèi)型要 D.其屬性要73. 在VHDL中，語(yǔ)句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 次。A.8 B.7 C.0D.174. 在VHDL中，PRO

19、CESS結(jié)構(gòu)內(nèi)部是由 語(yǔ)句組成的。A.順序 B. 順序和并行 C. 并行 D.任何75. 執(zhí)行MAX+PLUSII的 命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。A.Creat Default Symbol B.CompilerC.Simulator D.Programmer76. 在VHDL中，PROCESS本身是 語(yǔ)句。A. 順序B.順序和并行 C.并行 D.任何77. 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 。A.gdf B. scf C. sys D. tdf78. 在元件例化語(yǔ)句中，用 符號(hào)實(shí)現(xiàn)名稱(chēng)映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與PORT MAP（）中的信號(hào)名關(guān)聯(lián)起來(lái)。A. = B.

20、 := C. 79.在VHDL中，含WAIT語(yǔ)句的進(jìn)程PROCESS的括弧中 再加敏感信號(hào)，否則則是非法的。A. 可以B.不能 C. 必須 D. 有時(shí)可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 。A. 綜合 B. 編譯 C. 仿真 D.被高層次電路設(shè)計(jì)調(diào)用81.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過(guò)程稱(chēng)為 。A. 編輯 B. 編譯 C. 綜合 D. 編程82. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDL Design File “

21、mux21” must contain an entity of the same name其錯(cuò)誤原因是 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成 .tdf 而非 .vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。83. 執(zhí)行下列語(yǔ)句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A.“1

22、1011011” B.“00110100” C.“11011001” D.“00101100”84. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中， 是錯(cuò)誤的。A. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的。D. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)；85. 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中

23、數(shù)值最小的一個(gè)：A. 2#1111_1110# B. 8#276# C.10#170# D.16#E#E186. 以下對(duì)于進(jìn)程PROCESS的說(shuō)法，正確的是： 。A. 進(jìn)程之間可以通過(guò)變量進(jìn)行通信B. 進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能C. 進(jìn)程語(yǔ)句本身是并行語(yǔ)句D. 一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯87. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是 。A.按順序完成；B.比變量更快完成；C.在進(jìn)程的最后完成；D.以上都不對(duì)。88關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)： 。A2#1111_1110#B8#276#C0#170#D6#E#E189VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言

24、；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A器件外部特性；B器件的內(nèi)部功能；C器件的綜合約束；E 器件外部特性與內(nèi)部功能。90下列標(biāo)識(shí)符中， 是不合法的標(biāo)識(shí)符。A. State0 B. 9moon C. Not_Ack_0 D. signall91在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由 表達(dá)式構(gòu)成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在VHDL中 不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。A. 信號(hào) B. 常量 C. 數(shù)據(jù) D. 變量93.在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用 符號(hào)。A. =： B.

25、 = C. := D. =94.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)A. 設(shè)計(jì)實(shí)體 B. 結(jié)構(gòu)體 C. 輸入 D. 輸出95. 執(zhí)行下列語(yǔ)句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A.“11011011” B.“00110100” C. “11011001” D.“00101100”96. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯

26、位STD_LOGIC的數(shù)據(jù)類(lèi)型中是用 表示的。A小寫(xiě)字母和數(shù)字 B.大寫(xiě)字母數(shù)字 C.大或小寫(xiě)字母和數(shù)字 D.全部是數(shù)字97. 執(zhí)行MAX+PLUSII的 命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。Acreate default symbol B.simulator C.compilerD.timing analyzer98. 在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于 語(yǔ)句。A 并行和順序 B. 順序C. 并行 D. 不存在的99. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 種邏輯值。A 2 B. 3 C. 9 D.8100.一個(gè)能為VHDL綜合器接受，并

27、能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序成為 。A 設(shè)計(jì)輸入 B. 設(shè)計(jì)輸出 C. 設(shè)計(jì)實(shí)體 D.設(shè)計(jì)結(jié)構(gòu)二、填空題(一) 在下面橫線(xiàn)上填上合適的vhdl關(guān)鍵詞，完成2選1多路選擇器的設(shè)計(jì)。library ieee;use ieee.std_logic_1164.all; mux21 isport(sel:in std_logic; a,b:in std_logic; q: out std_logic );end mux21; bhv of mux21 isbeginq=a when sel=1 else b;end bhv;(二) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成bcd-7段led顯示譯

28、碼器的設(shè)計(jì)。library ieee ;use ieee.std_logic_1164.all;entity bcd_7seg isport( bcd_led : in std_logic_vector(3 downto 0); ledseg : out std_logic_vector(6 downto 0);end bcd_7seg;architecture behavior of bcd_7seg isbeginprocess(bcd_led) if bcd_led=0000 then ledseg=0111111;elsif bcd_led=0001 then ledseg=00001

29、10;elsif bcd_led=0010 then ledseg= ;elsif bcd_led=0011 then ledseg=1001111;elsif bcd_led=0100 then ledseg=1100110;elsif bcd_led=0101 then ledseg=1101101;elsif bcd_led=0110 then ledseg=1111101;elsif bcd_led=0111 then ledseg=0000111;elsif bcd_led=1000 then ledseg=1111111;elsif bcd_led=1001 then ledseg

30、=1101111;else ledseg= ;end if; end process; end behavior;(三) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成數(shù)據(jù)選擇器的設(shè)計(jì)。library ieee;use ieee.std_logic_1164.all;entity mux16 isport( d0, d1, d2, d3: in std_logic_vector(15 downto 0); sel: in std_logic_vector( 6 downto 0); y: out std_logic_vector(15 downto 0);end;architecture one of mu

31、x16 isbeginwith selecty = d0 when 00,d1 when 01,d2 when 10,d3 when ;end;(四) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成jk觸發(fā)器的設(shè)計(jì)。說(shuō)明：設(shè)計(jì)一個(gè)異步復(fù)位/置位jk觸發(fā)器，其真值表如下：inputoutputpsetclrclkjkq01xxx110xxx000xxx不定11上升沿01011上升沿10111上升沿11翻轉(zhuǎn)11上升沿00保持library ieee;use ieee.std_logic_1164.all;entity jkff1 isport (pset,clr,clk,j,k : in std_logic;

32、q : out std_logic);end jkff1;architecture maxpld of jkff1 issignal temp:std_logic;beginprocess(pset,clr,clk)beginif (pset=0and clr=1 ) then temp=1;elsif (pset=1and clr=0 ) then temp=0;elsif (pset=0and clr=0 ) then null; (clkevent and clk=1) then (j=0 and k=0) then temp=temp;elsif (j=0 and k=1) then

33、temp=0;elsif (j=1 and k=0) then temp=1;elsif (j=1 and k=1) then temp= ;end if; end if; end process; q=temp; end ;(五) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成計(jì)數(shù)器的設(shè)計(jì)。說(shuō)明：設(shè)電路的控制端均為高電平有效，時(shí)鐘端clk,電路的預(yù)置數(shù)據(jù)輸入端為4位d，計(jì)數(shù)輸出端也為4位q，帶同步始能en、異步復(fù)位clr和預(yù)置控制ld的六進(jìn)制減法計(jì)數(shù)器。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use iee

34、e.std_logic_unsigned.all;entity cnt6 is port(en,clr,ld,clk:in std_logic; d: in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0);end cnt6;architecture beha of cnt6 issignal qtemp:std_logic_vector(3 downto 0);beginprocess(clk,clr,ld)beginif clr=1 then qtemp=0000;-clr=1清零 elsif (clkevent

35、 and clk=1) then -判斷是否上升沿if ld=1 thenqtemp= ; -判斷是否置位 elsif en=1 then -判斷是否允許計(jì)數(shù)if qtemp=0000 then qtemp= ; -等于0，計(jì)數(shù)值置5else qtemp= ; -否則，計(jì)數(shù)值減1end if;end if; end if; q=qtemp; end process; end beha;(六) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成狀態(tài)機(jī)的設(shè)計(jì)。說(shuō)明：設(shè)計(jì)一個(gè)雙進(jìn)程狀態(tài)機(jī)，狀態(tài)0時(shí)如果輸入”10”則轉(zhuǎn)為下一狀態(tài)，否則輸出”1001”；狀態(tài)1時(shí)如果輸入”11”則轉(zhuǎn)為下一狀態(tài)，否則輸出”0101”；狀態(tài)2

36、時(shí)如果輸入”01”則轉(zhuǎn)為下一狀態(tài)，否則輸出”1100”；狀態(tài)3時(shí)如果輸入”00”則轉(zhuǎn)為狀態(tài)0，否則輸出”0010”。復(fù)位時(shí)為狀態(tài)0。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity moore1 isport (datain: in std_logic_vector(1 downto 0); clk, rst:in std_logic; q: out std_logic_vector(3 downto 0);end;architecture one of moore1 istype s

37、t_type is (st0, st1, st2, st3); -定義4個(gè)狀態(tài)signal cst, nst: st_type; -定義兩個(gè)信號(hào)（現(xiàn)態(tài)和次態(tài)）signal q1:std_logic_vector(3 downto 0);beginreg: process(clk, rst) -主控時(shí)序進(jìn)程beginif rst=1 then cst= ; -異步復(fù)位為狀態(tài)0elsif clkevent and clk=1 then cst if datain=10 then nst=st1; else nst=st0; q1 if datain=11 then nst=st2; else ns

38、t=st1; q1 if datain=01 then nst=st3; else nst=st2; q1 if datain=00 then nst=st0; else nst=st3; q1=0010; end if; ;end process;q=q1;end;(七) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成減法器的設(shè)計(jì)。由兩個(gè)1位的半減器組成一個(gè)1位的全減器-1位半減器的描述library ieee;use ieee.std_logic_1164.all;entity half_sub is port(a,b : in std_logic; diff,cout : out std_logic)

39、;end half_sub;architecture art of half_sub isbegincout= ; -借位diff= ; -差end ;-1位全減器描述library ieee;use ieee.std_logic_1164.all;entity falf_sub is port(a,b,cin: in std_logic; diff,cout : out std_logic);end falf_sub;architecture art of falf_sub iscomponent half_sub port(a,b : in std_logic; diff,cout : o

40、ut std_logic);end component; t0,t1,t2:std_logic;beginu1: half_sub port map(a,b, ,t1);u2: half_sub port map(t0, , ,t2);cout= ;end ;(八) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成分頻器的設(shè)計(jì)。說(shuō)明：占空比為1：2的8分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clkdiv8_1to2 is port(clk:in std_logic; clkout:out std_logic );end clkdiv8_1to2;architecture two of clkdiv8_1to2 issignal cnt:std_logic_vector(1 downto 0);signal ck:std_logic;beginprocess(clk)beginif rising_edge( ) then if cnt=11 thencnt=00;ck= ; else cnt= ; end if;end if;clkout=ck;end process;end;(九) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成60進(jìn)制減計(jì)數(shù)器的設(shè)計(jì)。lib