1、電券示式&之暮EDA驗(yàn)報(bào)告老師：楊明磊姓名：同作者：學(xué)號：學(xué)院：電子工程學(xué)院實(shí)驗(yàn)一：QUARTUS II軟件使用及組合電路設(shè)計(jì)仿 真一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)QUARTUSII軟件的使用，掌握軟件工程的建立、 VHDL源文件的設(shè) 計(jì)和波形仿真等基本內(nèi)容； 二、實(shí)驗(yàn)內(nèi)容：1 .四選一多路選擇器的設(shè)計(jì)首先利用QuartusR完成4選1多路選擇器的文本編輯輸入和仿真測試等步 驟，給出仿真波形。2 .、功能及原理原理：數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用的一種典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號發(fā)送出去。所 以它是一個多輸入、單輸出的組合邏輯電路。功能：當(dāng)選擇控制端 s10=

2、00時(shí)，輸出了=; s10=01時(shí)，輸出J=； s10=10 時(shí)，輸出？ = % s10=11時(shí)，輸出。3 .、邏輯器件符號 Illi - 1III I= ： .Z；3 .、VHDL語言library ieee;use leee.Bcd_loaic_1164- all;S 曰二匚isportarter d m and locie;slO :m std logic vector(1 dcwnto 0); y :taut std logicend 1;S architect-Lire sixianyi cf nkiui 1 is BSgqi 二 E二口匚二32。)Ee真二B9case slO is

3、when M00H= y y y y led7sled7s16(17sZLed7sled7led7sled7slsd75led7 0 0 01D 0 0 n ；when 2Oln=led7sled73led7j!led7= 0 0 0 0 a 1.0 n ;when n m 2. =led7s- -;11rr .; rr：r. ;r irr.ir.l 11nv.;rr-irfr iTrr ：?m-rr.r-；r-i! ；;.- rrr-： ,r-iir iTiirijrrriii,h -（卬網(wǎng) : m可，百；口；整工 ma .Qm? rn_x1卬un1皿 x iHQ；rnjr由仿真波形可以直觀

4、看到，當(dāng)A= 0001時(shí)，led7s=1111001,5 .、仿真分析A= 000叫，led7s=1000000,數(shù)碼管顯示為 0;數(shù)碼管顯示為1;.依此可驗(yàn)證波形仿真結(jié)果完 全符合預(yù)期，源程序正確。三 .實(shí)驗(yàn)心得在第一次上機(jī)實(shí)驗(yàn)中，我們通過對 EDA設(shè)計(jì)軟件QuartusII使用，初步學(xué)會了它的使用方法。在實(shí)驗(yàn)中我們編寫程序，編譯，進(jìn)行時(shí)序仿真以驗(yàn)證程序?qū)﹀e等。在完成VHDL 的編輯以后，進(jìn)行編譯，結(jié)果出現(xiàn)了很多錯誤，在細(xì)心的檢查之下，最終將VHDL 描述修改成功并且通過了編譯，在編譯過程中我了解到很多在書本上沒有理解的知識?？偟膩碚f，通過上機(jī)實(shí)驗(yàn)，我激發(fā)了對 EDA學(xué) 習(xí)的興趣，也對這門課

5、程有了更深的理解，對 EDA設(shè)計(jì)軟件Quarter II的使用 也更加熟練。實(shí)驗(yàn)二 計(jì)數(shù)器設(shè)計(jì)與顯示一、 實(shí)驗(yàn)?zāi)康模?1） 、熟悉利用QUARTUSII 中的原理圖輸入法設(shè)計(jì)組合電路，掌握層次化設(shè)計(jì)的方法 ;（ 2） 、學(xué)習(xí)計(jì)數(shù)器設(shè)計(jì)、多層次設(shè)計(jì)方法和總線數(shù)據(jù)輸入方式的仿真，并進(jìn)行電路板下載演示驗(yàn)證。二、實(shí)驗(yàn)內(nèi)容1、完成計(jì)數(shù)器設(shè)計(jì)（4 位二進(jìn)制加減可控計(jì)數(shù)器）1 1） 、功能及原理含有異步清零和計(jì)數(shù)使能的4 位二進(jìn)制加減可控計(jì)數(shù)器：清零端reset：低電平有效，異步清零，即 reset=0時(shí)，無論時(shí)鐘處于什么狀態(tài)，輸出立即置零。使能端enable：高電平有效，即 enable=1時(shí)，計(jì)數(shù)器開始

6、計(jì)數(shù)；enable=0時(shí)，計(jì)數(shù)器停止計(jì)數(shù)。當(dāng)updown=0時(shí)，為減法計(jì)數(shù)器；:updown=1 時(shí)，為加減控制端updown ： 加法計(jì)數(shù)器。2 .、邏輯器件符號:f ciiHinMbr，a必 updwnE- ate3 .、VHDL語言liferar7 ieae;libs l&ee. st.d logic 1164 . all;口se iee&.lo5ic 3二巴igud. aZLI：B entity coynter4 ispert(rssftt!ir std_15gic;elk:in std logxe;ipdown:std logicsenable; in st;(5 Icgiccoan

7、t.4: oiit 3 仁 d legic vector (3 down to 0);co;out std_logic;/a counttrl;S口 councei isBiTnal anr;ata icgic vector(3 downtc D;0 p= 20.0 ils 4J0.C SO 0 SOjO 1= 1TI. D i0.G 10.0= n= ISO 0 . IftO.O 20( ,*-I I _ _ II4.、波形仿真updown=1時(shí)，為加法計(jì)數(shù):rintcnr=(r 01;els if dkz1 eent and clk= 1 11 hier2if enabLe=T11 the

8、n5七=00匕十工；CO= 1 3L1 ；end j_f;end ;updown=0日寸，為減法計(jì)數(shù):r TaTruuuTruTTrairoTmnTruuuumraTiTruuuuiTA II!： ：irf-dfiwrn5.、仿真分析由以上兩個波形很容易看出，enable=1時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；reset=0時(shí)，計(jì) 數(shù)器置零；updown=0時(shí)，減法計(jì)數(shù)；updown=1時(shí)，加法計(jì)數(shù)；co為進(jìn)位端。 符合設(shè)計(jì)初衷。2、50M分頻器的設(shè)計(jì)(1)、功能及原理Sbeginbtgln if r&3et=* 0else co_,Q+;else工f cnc-rrjC 00 r*Eiieelse co=QT

9、;Mw*司 Cuuiil4CTiAbl*國 ronntt道國酶(英歐泡(葵河跑碰3匯里匚翳process (clk:f reset)o Ijuumnn50M分頻器的作用主要是控制后面的數(shù)碼管顯示的快慢。即一個模為50M的計(jì)數(shù)器，由時(shí)鐘控制，分頻器的基本原理與上述計(jì)數(shù)器基本相同。分頻器的進(jìn) 位端co用來控制加減計(jì)數(shù)器的時(shí)鐘，將兩個器件連接起來。(2)、邏輯器件符號b: e-ArMI MurLtflT. -3三一?r三ir-st(3)、VHDL語言Dt軸ig藏j 的。233* iL甌g x呵gdo.p，皿r 0 i. nLrLrL-LrLrLnLrLrLrLrLnLFLrL-LrLnLrLrLrL

10、rLnLrLrL-LrLnLrLrLrLrLri mN上嚷p Imv 后y至，.這）至亨延1，聲；電.元門丁忖:一/工:含）：迨0亙_戶，.色些:1m電: m 日先（5）、仿真分析由波形仿真可以看出，enable=1時(shí)，由0開始計(jì)數(shù)，由于計(jì)數(shù)器模值較大，故只顯示了一部分波形，計(jì)數(shù)范圍由0到50M。3、七段譯碼器程序設(shè)計(jì)在實(shí)驗(yàn)一中已給出具體程序及仿真結(jié)果，不再贅述。4、計(jì)數(shù)器顯示譯碼設(shè)計(jì)與下載以前面設(shè)計(jì)的七段譯碼器dec17s和計(jì)數(shù)器為底層元件，完成計(jì)數(shù)器顯示譯碼 的頂層文件設(shè)計(jì)。計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖如下:原理圖連接好之后就可以進(jìn)行引腳的鎖定，然后將整個程序下載到已經(jīng)安裝好的電

11、路板上，即可進(jìn)行仿真演示三.實(shí)驗(yàn)心得實(shí)驗(yàn)三：大作業(yè)設(shè)計(jì)（循環(huán)彩燈）一、實(shí)驗(yàn)?zāi)康模壕C合應(yīng)用數(shù)字電路的各種設(shè)計(jì)方法，完成一個較為復(fù)雜的電路設(shè)計(jì)；2 .設(shè)計(jì)目標(biāo)設(shè)計(jì)一個循環(huán)彩燈控制器，該控制器可控制 10個發(fā)光二極管循環(huán)點(diǎn)亮、間隔 點(diǎn)亮或者閃爍等花型。要求至少設(shè)計(jì)三種以上花型，用按鍵控制花型之間的轉(zhuǎn)換，并用數(shù)碼管顯示當(dāng)前花型。3 .實(shí)驗(yàn)分工陳碩負(fù)責(zé)代碼搜查與編寫，王卓負(fù)責(zé)電路連接與引腳編寫 四.設(shè)計(jì)流程1、分頻器的設(shè)計(jì)所用50M分頻器在實(shí)驗(yàn)二中已有具體說明，不再贅述2.彩燈控制器的設(shè)計(jì)1.、功能及原理清零端reset：高電平有效，異步清零。即當(dāng)reset=1時(shí)，燈全滅使能端enable： enabl

12、e=1時(shí)，彩燈工作。花樣控制端s10： s10取不同的值來控制花樣的轉(zhuǎn)換。led10s：控制10個led燈的亮滅。(2)、邏輯器件符號(3)、VHDL語言 library ieee;use leee . std. logic 11 4 . al 1;use ieee . 5tdL_lo7ic_3rith. all;use ieee - std loic uns ig-ned. 11;K entity caideng is part a (clfc : in srdL_loffic;reset : in std._logic;310 : in std. Iccric vector (1 down

13、uo 0)工ledlOs : out 3cd_logic_vector(9 downco 0); end caxdeng;Isdowns 0) :=n00000r,: downro 0) :=rf00000n; down to 0) :=r,0000n;downto 0) :=r,0000n;S archlceccure create of caidenij signal a:3cd_loglc_veccor(4 signal b:3td_logic_vector(4 b工gal c: std locfic vector (3 signal d:std_loic_vector(3S begin

14、S process (elk:) begxnS if resec=,11chenLedl0s,01 ;H elsif clkr* evenc and clk=l 11H ifHif k。11rl thena-tfaOOQOf,;end if; case a(4when whenelse aledl05ledl0slecil0sledl0sledl0sledl0s工11033”000000010： when ll01000l,=ledl0sledl0slecilOsledl0sledlOsledl0s17103ledlOsledl0sledl0sledl0snull;end case;elsif

15、 sio=-nOlrt thenif b-n10010n thenend if; case b(4vhen wiienbM00000n; else bledl0sn;rf00001r,=ledl05n;rfQ0010n=ledl05rr;when rf00011n-ledl03rr;when r,00100n-ledl0sledl03ledl031&(1103S0TP3TC0TP3TC0TP3TC0TPSTS0TP3TsOTP3IsOTP3Tsoip，x-uOTM *u0000000000u=S0TP3TS0TP3TS0IpeTs0iPSTS0TP3TC0TP3TP seisP sqa yTT

16、TIn-P 31 gqa m”=o* 打si3 :己seo pu9 力一g二u。*ruooorrrroooM=eoiP3TS0IP3TCOTP3TS0IPOTCOIP3TeoTP3TS0IP3TC0TP3TC0TP3Te0TPSTe0TP3TS0TP3T=0TPTs0TPSTs0TPIsOTP3I=uOOOOaiffT Q NSgqa .m.2 jt umqa uOTn=OTC 3TST=3 rases pus:TinuS0TPSTS0IP3TS0TP3TS0TPaTS0TP3T4=5031S0TPST0邛己S0TPSTS0IPTl&dlOsLed-5leds=0110000;whenled7

17、flni21i二end case;end process; end show;4 .頂層文件原理圖如下：smsSSi: 二 :311 I5 .仿真波形第一種波形：（從左到右依次點(diǎn)亮，再從右到左依次點(diǎn)亮）,o心匚 p 3吃U p nm E觸JO ns E p n、1 m IIO.p nu比0 p g H9C.p usE5心y 曲：航.0 CL112tLp 他d U如Ip 匕：E也P 息:2BOJO r.=it. m uJLrLrLnrLruTrwwumrLrLrLrLrwmrLrLrmnrLTLrM:幻叵必叵 鼻逗 叵誣 HHZZ電 巨巨 叵叵叵室畫位伍;I_IJJfraTnTLranTrmrT

18、rErErLrDmmrEraTnTErnTrcnTDmTflBMB第四種波形：（閃爍點(diǎn)亮）p 收40 Q M90 P g ISO P M IGO J)印。P 詡 寓 P 2280JO mrU-LHJVUWUTjnrLrvwLTLrLrvirLrviJWiJVVVVrLnJ iiIiir!iiviiiLLLLL6 .仿真分析由波形仿真結(jié)果可知，源程序正確。五.實(shí)驗(yàn)心得這次實(shí)驗(yàn)在參考資料的基礎(chǔ)上，加以修改，使程序滿足設(shè)計(jì)要求。因?yàn)楸敬螌?shí) 驗(yàn)完全靠獨(dú)立完成，在設(shè)計(jì)過程中出現(xiàn)了很多問題，編譯和波形仿真的過程中 都不順利，在和同學(xué)交流探討的過程中，一一將這些問題解決，最終成功設(shè)計(jì) 出了四種花型。通過這次

19、實(shí)驗(yàn)，我真正體會到了EDA這門課的樂趣，提高了自身的能力。課后習(xí)題Ex1:三態(tài)緩沖器:Ex2:ENTITY mux4 ISPORT (A, B, C, D: INBit;S INBit_Vector (3 DOWNTO 0;Y OUTBit);END mux4;ARCHITECTURE behav1 OF mux4 IS BEGINmux4_p1： PROCES（ SA， B， C， D， S） BEGINIF S = 1110THEN Y = AELSIF S = 1101 THEN Y = BELSIF S = 1011 THEN Y = CELSE S = 0111 THEN Y =；

20、DELSE Y = ；1END IF；END PROCESS mux4_；p1END behav1；ARCHITECTURE behav2 OF mux4 IS BEGINY Y Y Y Y Y temp temp output output=temp; end case;end process;end pr1;Ex4:LIBRARY IEEE;USE MULTI ISPORT(CL:IN STD_LOGIC；J人選擇信號CLK0:IN STD_LOGIO人信號OUT1:OUT STD_LOGIC)-出端 END ENTITY;ARCHITECTURE ONE OF MULTI IS SIGN

21、AL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENATNDCLK= 1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;Ex5:library ieee;use h_sub isport(x,y:in std_logic;diff,s_out:out std_logic);end h_sub;architecture one of h_sub i

22、s begindiff=x xor y;s_out=(not x) and y;end one;library ieee;use or_2 isport(a,b:in std_logic;q:out std_logic);end or_2;architecture one of or_2 isbeginqx,y=y,diff=e,s_out=f);h_suber2:h_sub port map(x=e,y=sub_in,diff=diff,s_out=g);or21:or_2 port map(a=g,b=f,q=s_out);end one;library ieee;use f_sub8 i

23、sport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic;diff:out std_logic_vector(7 downto 0);s_out:out std_logic);end f_sub8;architecture one of f_sub8 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(6 downto 0);beginh_suber1:f_s

24、ub port map(x=x(0),y=y(0),sub_in=sub_in,diff=diff(0),s_out=e(0); h_suber2:f_sub port map(x=x(1),y=y(1),sub_in=e(0),diff=diff(1),s_out=e(1);h_suber3:f_sub port map(x=x(2),y=y(2),sub_in=e(1),diff=diff(2),s_out=e(2);h_suber4:f_sub port map(x=x(3),y=y(3),sub_in=e(2),diff=diff(3),s_out=e(3);h_suber5:f_su

25、b port map(x=x(4),y=y(4),sub_in=e(3),diff=diff(4),s_out=e(4);h_suber6:f_sub port map(x=x(5),y=y(5),sub_in=e(4),diff=diff(5),s_out=e(5);h_suber7:f_sub port map(x=x(6),y=y(6),sub_in=e(5),diff=diff(6),s_out=e(6);h_suber8:f_sub port map(x=x(7),y=y(7),sub_in=e(6),diff=diff(7),s_out=s_out);end one;library

26、 ieee;use f_sub81 isport(x,y:in std_logic_vector(7 downto 0);sub_in:in std_logic;diff:out std_logic_vector(7 downto 0);s_out:out std_logic);end f_sub81;architecture one of f_sub81 iscomponent f_subport(x,y,sub_in:in std_logic;diff,s_out:out std_logic);end component;signal e:std_logic_vector(8 downto 0);begine(0)=sub_in;s_outx(i),y=y(i),sub_in=e(i),diff=diff(i),s_out=e(i+1);end generate q1;end one;(1)程序：LIBRARY IEEE;USE USE ENTITY cnt16 ISPORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DO WNTO 0)