1、組合邏輯電路單元測試題一、選擇填空（20分）1若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數為（ ）位。 A. 5 B. 6 C.10 D. 502一個16選1的數據選擇器，其地址（選擇控制）輸入端有（ ）個。A. 1 B. 2 C. 4 D. 163一個4選1的數據選擇器，其輸入端有（ ）個。A. 1 B. 2 C. 4 D. 84八路數據分配器，其地址輸入端有（ ）個。A. 1 B. 2 C. 3 D. 4 5一個譯碼器若有100個譯碼輸出端，則譯碼輸入端有（ ）個。A. 5 B. 6 C. 7 D. 8 6用4選1數據選擇器實現函數, 應使( )。A. D0=D2=0， D1=D

2、3=1 B. D0=D2=1 ，D1=D3=0 C. D0=D1=0 ，D2=D3=1 D. D0=D1=0， D2=D3=0 774LS138是3線-8線譯碼器，譯碼為輸出低電平有效，若輸入為A2A1A0=110時，輸出分別應為 。8用3線-8線譯碼器74LS138實現原碼輸出的8路數據分配器，應S1= ， ， 。 9以下電路中，加以適當輔助門電路，( )適于實現單輸出組合邏輯電路。A. 二進制譯碼器 B. 數據選擇器 C. 數值比較器 D. 七段顯示譯碼器10組合邏輯電路消除競爭冒險的方法有( )。A. 修改邏輯設計 B. 在輸出端接入濾波電容C. 后級加緩沖電路 D. 屏蔽輸入信號的尖峰

3、干擾11在二-十進制譯碼器中，偽碼應做約束項處理( )。A.對 B.錯12編碼器在任何時刻只能對一個輸入信號進行編碼( )。A.對 B.錯13優先編碼器的輸入信號是相互排斥的，不容許多個編碼信號同時有效( )。A.對 B.錯114二進制譯碼器相當于是一個最小項發生器，便于實現組合邏輯電路( )。A.對 B.錯115數據選擇器和數據分配器的功能正好相反，互為逆過程( )。A.對 B.錯116編碼和譯碼是互逆的過程( )。 A.對 B.錯17共陰發光二極管數碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動 。A.對 B.錯18圖示邏輯電路實現 邏輯功能，電路的輸出Q= ；L= 。二、試分析圖所

4、示電路的功能。 （10分）三、試用與非門設計一個數據選擇電路。S1、S0為選擇端，A、B為數據輸入端。選擇電路的功能見下表。選擇電路可以反變量輸入。 （10分）S1 S0F0 00 11 01 1ABA+BAB四、用74138和74151組成圖所示16通道數據傳輸系統，可將任一輸入通道的輸入數據從任一輸出通道輸出。 （10分）I0I15I1Y0Y1Y15輸入通道選擇輸出通道選擇五、試用輸出低電平有效的3線-8線譯碼器和邏輯門設計一組合電路。該電路輸入X，輸出F均為三位二進制數。二者之間關系如下： （10分）2X5時: F=X+2 X<2時: F=1 X>5時: F=0 六、試說明圖

5、所示兩個邏輯圖的功能是否一樣? （10分）Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11Y1 2 Y13Y14Y15七、用74LS138和74LS151和少量與非門實現組合邏輯電路。當控制變量C2C1C0=000時：F=0；C2C1C0=001時：F=ABC；C2C1C0=010時：F=A+B+C；C2C1C0=011時：F=；C2C1C0=100時：F=；C2C1C0=101時：F=；C2C1C0=110時：F=AB+AC+BC；C2C1C0=111時：F=1。 （14分） 八、試用74LS283實現8421碼的加法運算。（提示：進行8421碼相加時，若和數小于等于9時，無需修正，即74LS283輸出為8