1、目錄一、任務要求1二、設計方法1三、設計過程1四、軟件介紹3五、原理圖與仿真結果4六、調試過程6七、實習體會7八、參考文獻7九、元器件及功能介紹8一、任務要求設計并制作一臺能顯示小時、分、秒的數字鐘。具體要求如下：1、 完成帶時、分、秒顯示的24h計時功能；2、 能完成整點報時功能，要求當數字鐘的分和秒計數器計到59min52s時，驅動音響電路，四高一低，最后一聲高聲結束，整點時間到；3、 完成對“時”和“分”的校時，并能對秒計數器清零。二、設計方法該數字鐘由振蕩器、分頻器、秒計數器、分計數器、小時計數器、校時電路、報時電路和顯示電路等幾部分組成。秒信號產生器是整個系統的時基信號，它直接決定計

2、時系統的精度，一般用石英晶體振蕩器加分頻器來實現。將標準秒脈沖信號送入“秒計數器”，該計數器采用60進制計時器。每累計60s發出一個“分脈沖”信號，該信號將作為“分計數器”的時鐘脈沖。“分計數器”業采用60進制計數器，每累計60min，發出一個“時脈沖”信號，該信號將被送到“時計數器”。“時計數器”采用24進制計數器，可實現對一天24h的累計。整點報時電路是根據計時系統輸出狀態產生一個脈沖信號，然后去觸發音頻發聲器實現報時。校時電路是用來對“時”、“分”顯示數字進行校對調整。計數器清零是對“秒計數器”進行清零。其組成框圖如圖1所示。譯碼顯示電路小時計數器分計數器秒計數器分頻器報時電路校時電路校

3、時圖1 數字鐘組成框圖三、設計過程1、秒、分、時計數器電路設計秒、分計數器為60進制計數器，小時計數器為24進制計數器。實現這兩種模數的計數器采用中規模集成計數器74LS160，分兩級構成。下面討論60和24進制計數器的電路構成和工作原理。（1）60進制計數器由74LS160構成的60進制計數器如圖2所示。將一片74LS160設置成10進制加法計數器，另一片設置成6進制加法計數器。兩片74LS160按同步置數發串接而成。秒計數器的十位和個位，輸出脈沖除用作自身清零外，同時還作為分計數器的輸入脈沖。圖2電路，既可以作為秒計數器，業可作為分計數器。（2）24進制計數器同理當個位計數狀態為Q3Q2Q

4、1Q0=0011,十位計數器狀態為Q3Q2Q1Q0=0010時，要求計數器規零。通過把個位Q0 Q1、十位Q1進入與非門后的信號送到個位、十位計數器的置數端，使計數器清零，從而構成24進制計數器，如圖3所示。圖2 60進制計數器圖3 24進制計數器2、校時電路校時電路時數字鐘不可缺少的部分，每當數字鐘顯示與實際時間不符時，需要根據標準時間進行校時。簡單有效的校時電路如圖4所示。該電路針對分計時脈沖和時計時脈沖進行控制，達到校時的目的。控制后對應的分計時脈沖位CM，時計時脈沖位CH。或非門的輸出和與門的輸出接入一個或門來控制分計數器脈沖輸入端。脈沖信號置1時，正常工作；置0時，實現對分的校對，每

5、來一個上升沿，分計數器就向上加一進行校時。圖4 校時電路3、整點報時電路一般時鐘都應具備整點報時電路功能,即在時間出現整點前數秒內,數字鐘會自動報時,以示提醒。根據要求,電路應在整點前10秒鐘內開始整點報時,即當時間在59分50秒到59分59秒期間時,報時電路報時控制信號。當數字鐘的分和秒計數器計到59min51s時，驅動音響電路，四高一低，最后59min59s一聲高聲結束，整點時間到。高聲接入1024Hz的高頻信號，低聲加入512Hz的低頻信號給以控制。圖5 報時電路四、軟件介紹Max+plus II是Altera公司提供的第三代PLD開發系統。Altera是世界上最大可編程邏輯器件的供應商

6、之一。Max+plus II界面友好，使用便捷，在Max+plus II上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程。主要特點介紹如下 。1、 開放的界面Max+plus II支持Cadence,Exemplarlogic,Mentor Graphics,Synplicty,Viewlogic和其他公司所提供的EDA工具接口。2、 與結構無關Max+plus II系統的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結構無關的可

7、編程邏輯設計環境。使用者無需精通器件內部的復雜結構，只需用自己熟悉的設計輸入工具，如原理圖或硬件描述語言進行設計。Max+plus II將這些設計轉換為目標結構所需求的格式，設計處理一般在數分鐘內完成。3、 完成集成化Max+plus II的設計輸入、處理與校驗功能全部集成在統一的開發環境下，這樣可以加快動態調試、縮短開發周期。4、 豐富的設計庫Max+plus II提供豐富的庫單元供設計者調用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數化的兆功能（Mage-Function）模塊庫。Max+plus II軟件還允許設計人員添加自己認為有價值的

8、宏功能模塊，充分利用這些邏輯功能模塊，可大大減少設計工作量。5、 模塊工具化設計人員可以從各種設計輸入、處理和校驗選項中進行選擇從而是使設計環境用戶化。6、 硬件描述語言Max+plus II軟件支持各種硬件描述語言(HDL)設計輸入選項，包括VHDL、VerilogHDL和Altera自己的硬件描述語言ADHL。五、原理圖與仿真結果原理圖如下：仿真結果如下：在秒計數器輸入端cp加入時鐘脈沖信號，進行仿真。六、調試過程七、實習體會通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調試成功時，心里特別的開心。在此次的數字鐘設計過程中,更進一步地熟悉了芯

9、片的結構及掌握了各芯片的工作原理和其具體的使用方法。在連接二十四進制,六十進制的進位及接法中,要求熟悉邏輯電路及其芯片各引腳的功能,那么在電路出錯時便能準確地找出錯誤所在并及時糾正了。在此過程，遇到了不少問題，特別是各元件之間的連接總是有錯誤，在細心的檢查下，在設計電路的連接圖中出錯的主要原因都是接線和芯片的接觸不良以及接線的錯誤所引起的，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也遇到了一點困難,想要的結果不能在波形上得到正確的顯示，在設定輸入的時鐘信號后，數字鐘開始計數，但是始終看不到秒、分、小時的循環計數。后來，在數十次的調試之后，才發現是因為輸入的時鐘信號說太短了

10、。經過屢次調試，終于找到了比較合適的輸入數值。總的來說，通過本次課設，我不僅學到了關于EDA的許多專業知識，而且強化了自己原有的知識體系也擴展自己的思維。通過思考、發問、自己解惑并動手、改進的過程，才能真正的完成課題。這次設計的數字鐘還是比較成功的，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。八、參考文獻1、康華光 電子技術基礎數字部分（第四版） 北京：高等教育出版社，20002、閻石 數字電子技術基礎（第四版） 北京：高等教育出版社，19983、

11、何小艇 電子系統設計 杭州：浙江大學出版社，20014、趙立民 可編程邏輯與數字系統設計 北京：機械工業出版社，20045、Altera Corporation Data Book,1996九、元器件及功能介紹所用元器件：直流電源、或門、與門、非門、與非門、74LS160計數器74LS160 是一個具有異步清零、同步置數、可以保持狀態不變的十進制上升沿計數器,功能表如下：表1 74ls160功能表輸入輸出CRLDCTPCTTCPD0D1D2D3Q0Q1Q2Q3L×××××××××LLLHL××d0d1d2d3d0d1d2d3HHHH××××計數HHL××××××保持HH×L×&#