1、目錄摘要2Abstract3第1章4緒論41.1多值ECL邏輯電路設計的研究意義41.2 ECL電路及三值ECL觸發器的研究現狀5第二章72.1開關信號理論7開關變量和開關代數7信號變量和信號代數7.結聯運算8.聯結運算92.2差動電流開關理論92.3ECL電路的互補對偶特性10第三章123.1普通ECL電路123.2差分ECL電路143.3修正反饋ECL電路(MFECL)153.4直接比較ECL電路16第四章184.1傳統鎖存器設計方法184.2互補對偶結構的鎖存器開關級設計19D型鎖存器電路中的串聯結構19D型鎖存器電路中的并聯結構204.3鎖存器的電路結構20互補對偶型20直接比較型21

2、第五章235.1三值主從存儲型觸發器23電路結構23直接比較型電路結構245.2三值時鐘競爭型觸發器27電路結構27直接比較型電路結構及模擬結構分析28致 謝31參考文獻32摘要論文主要對發射極耦合邏輯電路的特性、結構展開了理論研究，并對三值ECL基本觸發器進行了電路的設計與仿真。在ECL電路特性部分，論文概要敘述了以多值ECL電路開關級設計的為理論基礎，并從ECL電路特有的互補對偶特性出發，指出了分析了晶體管對的兩個開關變量的不獨立性及互補對偶特性。在ECL電路結構部分，首先介紹了ECL電路的改進和發展，分別對普通ECL電路、差分ECL電路、修正反饋ECL(MFECL)電路的電路結構特點、性

3、能特點進行做了簡單的介紹和分析。在差分ECL電路以及MFECL電路的基礎上提出了適合三值ECL電路設計的直接比較型ECL電路，直接比較型ECL該電路是三值邏輯ECL電路中的反饋型差分ECL電路，它是一種反饋型電路，具有差分ECL電路和修正反饋發射極耦合邏輯(MFECL)電路的優點。在ECL電路的互補對偶特性和直接比較型ECL電路基礎上，我們用以開關級理論為基礎設計出了幾種三值ECL基本觸發器。首先設計出了三值ECL直接比較型D型鎖存器、。接著設計出了兩種三值一次操作型觸發器:一為三值主從存儲型觸發器，二為三值時鐘競爭型觸發器，并對電路進行仿真，驗證了電路的正確性。AbstractThe cha

4、racter and structure of ECL circuits were analyzed ,basic flip-flop of ternary Logic ECL circuit were designed and simulated.In the section about character ,this dissertation introduced the theory of switch-signal of ECL.circuist,ECL ternary D flip-latch with complementary-coupling structure was des

5、igned.It also indicated the two switch variables of Differential Pair are correlationl and possessed complementary-coupling aharacteristic.In the section about circuits structure,this dissertation introduced the development and ipmprovement of ECL circuits: common ECL,differential ECL and modify fee

6、dback ECL circuits.Their structure character and performance were analyzed，Based on the differential ECL and modify feedback ECL circuits ,direct-comparativist ECL circuit was proceed.Its a feedback ciruits that have strongpoint of differential ECL and modify feedback ECL circuits.Based on the compl

7、ementary-coupling characteristic of ECL circuits and direct-comparativist ECL circuit, ECL temary basic flip-latch were desinged in switch level.First,direct-comparativist ECL temary D flip-latch with complementary-coupling structure was desinged.Ternary principal and subordinate fllip-latch and clo

8、ck competition flip-latch with complementary-coupling structure based on direct-comparativist ECL was also designed 第一章緒論ECL電路是一種非飽和型數字集成電路，由于消除了限制速度提高的晶體管存儲時間，因此可以獲得很高的工作速度，是一種高速的雙極型邏輯電路，它具有扇出系數大、線性運算功能強的優點，從而使得它在高速信息處理系統中得到了廣泛的應用。在超高速數字系統中，與其它集成電路相比，發射極耦合邏輯(ECL)集成電路可謂佼佼者，它已成為當代高速電子計算機中的重要組成元器件。從70

9、年代起，多值信號及處理多值信號的多值邏輯電路一直是國際上受到關注的課題，對它的研究工作取得了很大的進展。多值信號可以提高傳輸線與集成電路的信息密度與處理信息的能力，發射極耦合邏輯(ECL)電路作為最快的雙極型電路，與多值邏輯的結合應用研究一直受到重視。本章將首先簡單闡述ECL電路多值邏輯設計的研究意義、研究動向、研究現狀。1.1多值ECL邏輯電路設計的研究意義近20年內CMOS電路得到了驚人的發展，并占據了大部分的應用場合。CMOS電路的特點和優勢在于它的高集成度、低功耗。相應的，CMOS電路的一個重要弱點是它的速度相對較慢，驅動能力弱。而這些正是ECL電路的強項速度高、驅動能力大。因此，在要

10、求高速大驅動的場合，CMOS電路的應用受到限制，ECL電路得到應用。如高速數據傳輸、高速存儲器、光接口、高速開關與無線通信、高速計算機等。ECL電路與CMOS電路相比，具有四個優點:(1)研究表明，實現同樣的邏輯功能，ECL電路用的門數幾乎是靜態CMOS電路所用門數的一半。(2)ECL電路中開關電流在差分對的二個晶體管間的轉換比CMOS電路中電壓變換快得多，這對電路的邏輯轉換很重要。(3)ECL電路的輸出電壓擺幅比CMOS電路小得多，這對信號周期與信號在電路間傳輸時間相當時，顯得尤為重要。同時，擺幅的減小，對于降低電路的動態功耗也是有利的。(4)ECL電路中，組成差分對的二個晶體管分別工作于截

11、止和線性區，且其電路輸出擺幅又較電源電壓小得多，因而其功耗主要是直流功耗，它不隨電路的工作頻率提高而增加。CMOS電路剛好相反，它的靜態功耗較小，其動態功耗則較大，并會隨著工作頻率提高而增加。因此，在工作頻率越過一定值后，ECL電路的功耗低于CMOS電路的功耗。多值邏輯是指一切邏輯值的取值數大于二的邏輯。多值邏輯在電子科學技術中的應用，目前還遠沒有二值邏輯那么普遍，其主要原因，一是二值邏輯無論在理論上或實踐上均己成熟，二是多值邏輯電路的實現比二值邏輯電路困難。但是由于多值邏輯有著許多獨特的功能和廣泛的應用前景，越來越受到國際學術界的注視，多值邏輯的優勢在于:(1)多值邏輯的結構形式遠比二值邏輯

12、多姿多彩，可以更好地解決用二值邏輯不易解決的問題。(2)多值邏輯數字系統地信息密度高。當這種數字系統用大規模或超大規模集成電路實現是時可以大大節省集成電路的基片面積，大規模集成電路的封裝密度將得到提高。(3)大規模、超大規模集成電路發展中的一個現實問題是集成電路功能日益增強而體積卻日趨縮小。一般來說，前者要求增加引線數，后者則要求減少引線數。這一矛盾嚴重的影響集成電路的發展。二值邏輯已很難解決這一問題，而多值邏輯卻能很好低解決這一問題。(4)相對二值邏輯，應用多值邏輯的硬件系統中，相互連接的復雜性降低，單位面積的數據處理能力增強，外部信號變換容易，因此硬件系統的復雜性將降低。1.2 ECL電路

13、及三值ECL觸發器的研究現狀隨著大型高速數字系統的發展，ECL電路的應用也日趨廣泛。為了適應各種數字系統的需要，人們在普通ECL電路的基礎上進行了多方向的研究，歸納起來有三大類:：一類是仍保持普通ECL電路的邏輯擺幅和電源電壓，就溫度、速度及其它方面的性能進行改進。有對參考源電路和恒流源電路的改進:有基本邏輯門電路中的溫度補償結構:有驅動重負載ECL門電路等都屬此類。另一類是簡化電路結構，降低邏輯擺幅和電源電壓，降低功耗，提高電路的封裝密度和速度，以適應高速、低功耗、大規模集成方面的需要。其中又分為以下幾類:(l).對工藝改進。(2).對驅動電路改進，降低電源電壓，實現在較小的驅動電流下提高E

14、CL電路的速度。低壓參考源及低壓恒流源屬于此類。(3).簡化電路結構，減少邏輯擺幅。如E2CL電路，把輸出射極跟隨器移到輸入端，減少射極跟隨器的數量，可達到提高數度、降低功耗的目的。STL電路、NTL電路、FECL、EFL電路都屬此類。(4).對電路結構進行變換，如串聯開關變換成并聯開關的技術，使ECL電路適合于低電源電壓下工作。第三類是多值ECL電路的研究。以上兩類都是ECL電路本身的研究狀況，而多值ECL電路是ECL電路研究的一個重要分支和發展。近年來，多值邏輯的發展趨向主要為四個方面:1.理論研究的范圍廣泛，并各向縱深發展。從最早對哲學、形式邏輯、代數理論的研究，發展到目前多開關理論、邏

15、輯設計和工程應用等的研究。由于它是一種比二值邏輯更為普遍的邏輯系統，其在理論上的難度自然更高，目前還有許多領域有待進一步開拓。2.隨著多值邏輯研究的不斷深入，多值電路的發展非常迅速，實驗室試制成功的及正式投放市場的多值電路不勝枚舉，其中已有不少多值器件進入實用階段。例如I2L及ECL四值全加器、乘法器及計數器。3.對多值邏輯的應用研究其范圍也日益擴大。多值與二值混合系統的研究、多值數字系統的研究、以及在二值數字系統中采用多值邏輯技術時其中的重點方向。4.和二值邏輯一樣，多值電路研究中的一個重要課題是提高速度、降低功耗。其中發射極耦合邏輯(ECL)由于是一種最快的雙極型電路而受到重視。由于多值信

16、號能攜帶更多的信息量比二值信號具有明顯的優越性，并且提高信息攜帶量后也相應提高了空間或時間的利用率。由Richards的成本公式計算的結果表明2，3，4值是較好的選擇，而三值可能是最好的選擇會導致最簡單的電路結構。所以三值ECL電路的研究是極具意義和前景的。由文獻提出的適合于ECL數字電路開關級設計的差動開關理論，對組合電路已經實現了到開關級的設計。近年來，人們對三值ECL觸發器及時序電路也進行了多方向的研究:有對低功耗觸發器的研究、對觸發器電路結構改進的研究以及對觸發器電路速度的研究。然而，對三值ECL觸發器的研究總體還停留在門級階段，沒有深入的系統的開關級研究。這一章我們主要是介紹了ECL

17、電路的產生背景，以及它的研究意義，還有它的研究現狀。也談到了它將來的發展前景。第二章差動電流開關理論及ECL電路的互補對偶特性這一章簡單的介紹多值ECL電路開關級設計的理論基礎-差動電流開關理論。并從ECL電路特有的互補對偶特性出發，指出晶體管對的兩個開關變量的不獨立性及互補對偶特性。2.1開關信號理論傳統的數字電路設計都是以門電路作為基本構造單元的，但研究表明最好的電路設計應該是以管子作為基本單元，即管子級設計，也稱為開關級設計。開關信號理論既是指導數字電路開關級設計的電路設計新理論，在這一理論中區分了電路中的二類變量:開關變量和信號變量。對應地分別建立了開關代數和信號代數系統，這二類代數系

18、統又可以用二類結聯運算互相聯結。2.1.1開關變量和開關代數用，表示開關變量，取其值為開關的通斷二個狀態，用T、F表示它用于描寫電路中晶體管開關元件的通與斷二種相反狀態。與開關變量有關的基本運算為與、或、非，它們定義如下:與運算： （）或運算： （）非運算： ()與、或運算分別描寫開關串聯、并聯，非運算描寫二種開關狀態的相反關系。由此建立的代數系統即為傳統的開關代數。2.1.2信號變量和信號代數用x，y，z表示信號變量，它們取值為0，1，2，m-1，用于表示電路中m種電學信號，它們有明確的數值意義，可以進行比較。電路對數字信號的檢測是通過輸入信號與閾值比較來作出的，檢測閾居于相鄰的二種信號值之

19、間，并記為t，t取0.5，1.5，m-1.5，即存在m-1個檢測閾。與信號變量有關的基本運算為取小，取大，及文字運算。它們的定義如下:取小運算： （）取大運算： （）文字運算： （）由以上三種基本運算建立的代數系統稱為信號代數，此外尚可引入補運算:補運算： （）式中“-”為算術減運算。由于數字電路中元件的開關狀態與信號之間相互聯系、相互作用，因此，開關代數與信號代數之間存在著結聯運算，用于描寫開關與信號之間的相互作用。2.1.3.結聯運算它描寫信號控制元件開關狀態的物理過程。這里引入二種閾比較運算。高閾運算： ()低閾運算： ()與閾運算有關的主要性質有: () () () () () ()(

20、)式為換閾公式，不僅閾值t換了位置，且可取任意值。2.1.4.聯結運算它描寫元件的開關狀態控制信號的傳輸與形成過程。由于它與具體電路族中開關元件控制信號的傳輸與形成的物理過程有關，因此要按不同的電路族進行討論。本文將只討論ECL電路族的差動電流開關理論。2.2差動電流開關理論根據ECL電路工作特點，適合于ECL數字電路開關級設計的結聯運算，可定義為差動開關運算。差動開關運算： （）與差動開關運算有關的性質主要有:重復律： （）串聯控制律： （）取小運算: （）與取小運算有關的主要公式為: （） （）取大運算: （）與取大運算有關的主要公式為: （） （）電流開關運算: （）限加運算: （）這里

21、&表示算術和。根據上述運算定義和性質，任意多值函數可有其規范展開式。一單變量三值函數為例，其差動開關運算展開式為: （）因為上式各項是彼此分離的，所以式中取大運算U可用限加運算或求和運算&代替，如式( （） （）用反演的方法和DeMorgna定理對()式作用，得到以下規范展開: （）2.3ECL電路的互補對偶特性差動晶體管對是ECL電路的最基本元素，由于差動晶體管對似一個單刀雙擲電流開關，它的開關狀態由輸入信號與參考電平的比較決定，因而差動電流開關理論是適合ECL電路開關級設計的。晶體管對兩個管子的開關狀態非關即開，始終處于一個互補對偶的狀態，所以從邏輯角度來說，ECL電路是一

22、個互補邏輯類型，這是ECL電路其中一個最有用的特性。基于這個特性，在組合電路中的研究表明，實現同樣的邏輯功能，ECL電路用的門數幾乎是靜態CMOS電路所用門數的一半。因此在時序電路的研究中，我們也應充分利用ECL電路的互補對偶特性，來實現基本觸發器電路的最優化和最簡化。描述ECL電路的開關變量與三值信號變量相互關系的差動電流開關運算如下式: （）上式中a為開關變量，它有兩種值:開即晶體管導通(用T表示)，關即晶體管截止(用F表示)。x則為三值信號變量。每一個差動晶體管對始終處在一個導通一個截至的狀態，即一開一關的狀態，如果用和分別表示一個晶體管對的兩個耦合三極管的開關狀態，那么如果=T，則=F

23、:如果=F，則=T。所以我們從晶體管對這一個整體出發來描述它的差動電流開關運算如下: ()式子()用兩個開關變量組成的數列，來表示ECL電路中最基本單元晶體管對的開關變量。式()表示出了晶體管對的輸出始終處于互補對偶狀態。由式()也可以看出，晶體管對的兩個開關變量，是不獨立的，每個開關變量都存在和它互補對偶的開關變量。開關變量存在一個互補對偶的開關變量為，相應地，開關變量刀存在一個互補對偶的開關變量為。在每一對最基本的差分管子對中都是如此。基于ECL電路的互補對偶特性，我們在對ECL電路的開關級設計中，應用互補對偶結構。每一個晶體管對的集電極輸出是互補對偶的，所以應用互補對偶結構的ECL電路的

24、輸出也是互補對偶的。第三章ECL電路在正常工作狀態下，晶體管是工作于線性區或截至區的。這一點與飽和型邏輯電路有著根本的區別，因此我們稱ECL集成電路為非飽和型邏輯電路。對于這種電路，不存在基區和集電區少數載流子的存貯現象，因此，也就不存在由此而引起的存貯延遲時間。另外，由于晶體管工作是不進入飽和狀態，集電結始終處于反向偏置，這就大大減少了晶體管的集電結電容(主要是擴散電容)，縮短電路的充放時間，這就是ECL電路能進入超高速領域的主要原因。對于ECL電路來說，晶體管工作在截止和線性放大區，是一種非飽和型電路。普通ECL電路的基本結構中，管子對中始終有一個三極管導通，一個三極管截止。三極管的工作狀

25、態是由加在它三端的電壓決定的，只要有適當的值使它的集點結和發射結處在正偏或反偏狀態就可以實現它的任意工作狀態，狀態關系如表3.1。工作狀態發射結集電結截止反偏反偏正向導通正偏反偏反向導通反偏正偏飽和正偏正偏表3.1三極管的工作狀態由于定偏壓管的基極接恒定的參考源(VBB)，而門管的基極(輸入端)所接受的邏輯電平變化量(即邏輯擺幅)相對于飽和型邏輯電路來說也較小，故電路中的晶體管可以認為是工作于類共基極連接方式。3.1普通ECL電路最基本的ECL門結構如圖所示:它由一個由偏置網絡產生的一個參考電平Vref、一個差分對管Q1，-Q2和一對射極跟隨器輸出級(Q3、Q4)組成。基本ECL門的一個很有用

26、的特性是它是一個互補邏輯系統。它的工作原理介紹如下: 圖ECL門的基本結構 圖雙輸入ECL或/或非門(正邏輯)電路的輸入信號Vin與參考電平Vref分別輸入到差動晶體管對(Q1,-Q2)的基極。如果Vin>Vref，則左管Ql(信號側)導通，右管Q2(參考側)截止;如Vin<Vref，則二管的開關狀態互換。由此可見該差動晶體管對似一個單刀雙擲電流開關，它的開關狀態由輸入信號Vin與參考電平Vref的比較決定。這兩個晶體管的射極共接一個電流源IEE，此電流或隨著左管Q1導通在它的集電極電阻上產生壓降IEERc，或隨著右管Q2導通在它的集電極電阻上產生壓降IEERc。這樣，二管集電極的

27、輸出一電壓VC1、VC2為二值信號(VCC，VCC-IEERC)。為了使這一輸出信號不受電源波動的影響，我們取VCC=0(接地)，因此ECL電路總是采用負電源VEE。現在VC1、VC2為二值信號(0，-IEERC)。然而這一信號不能直接作后級電路的輸入信號。Smiht指出，為了使晶體管不進入飽和狀態，差動電流開關的最高輸入電壓不能高于集電極的最低輸出電壓。如圖所示的差動電流開關中，Vin輸入的最高電平值不能大于VC1，因此在輸出后要增設一個射極跟隨器，對VC1、VC2作電平移動使輸出電壓Vout1、Vout2能直接作為后級電路的輸入信號。從邏輯功能分析，不管采用適合ECL電路的負邏輯還是采用傳

28、統討論中的正邏輯，圖中的ECL門的基本結構都實現反相器和整形器的功能。ECL電路中，對正邏輯來說，兩個晶體管的互相并聯可以實現相或的功能，相應的對與負邏輯來說，可以實現相與的功能。這是ECL電路的另外一個重要的特性。如圖所示:在ECL基本結構中的輸入端并聯連接一個晶體管，那么對于正邏輯來說，它可以實現或/或非功能。分析如下:A、B兩個輸入端任意一個為高電平就會使VC1變為低電平，那么C點可實現或非功能。由ECL電路的互補邏輯特性，D點則可實現或功能。兩邏輯式子如下: 對負邏輯而言，則: 3.2差分ECL電路最基本的差分ECL門結構如圖所示:它由一對互補輸入(Vin、Vin)、一個差分對管Q1-

29、Q2和一對射極跟隨器輸出級(Q3、Q4)組成。普通ECL門結構的差分對管一端連接輸入信號，另一端連接參考電平，而差分ECL電路結構中，圖差分ECL電路基本結構參考電平信號用輸入信號的相反電平信號代替，如圖所示。這可以看成對普通ECL電路結構的一種簡單的修正。這樣一個電路結構可以縮小過渡區。當一端輸入增大，另一端的輸入則下降。我們可以觀測到差分對管兩端的輸入電平差是普通ECL電路的兩倍。對于反相器/緩沖器VIH和VIL的第一級推導可以確定這個觀測。電流開關的左分支和右分支的電流比的表達式如方程()。 （）電流比是一個信號和反信號之差的指數函數，假設反信號以同樣的比率改變的話，這個信號和反信號之差

30、是普通ECL電路中信號和固定參考電平差的兩倍。用VIH和VIL兩者選一的定義(Ic=1%或99%IEE，相應地)，傳輸區域的寬度可以如下式()計算： (3.22)如預期的，我們得到了一個降低了兩倍的因子相對于單端輸入普通ECL電路結構。繼而與允許我們降低電平擺副。我們可以做到200mV的電壓擺副值。3.3修正反饋ECL電路(MFECL)普通的ECL門電路工作時需要參考源。參考源的存在將要增加電路的元件和損耗，而且參考源本身就是一個干擾源，故參考源對ECL電路集成度和穩定性的提高都是不利的。因此，不少人在減免參考源方面想了很多辦法。FECL是一種簡化參考源的ECL電路，該電路是利用ECL電路本身

31、的輸出電壓作為參考源電壓，所以稱為反饋ECL電路，簡稱FECL。FECL門電路如圖3.3.1a所示。因為利用輸入晶體管的集電極電壓VC作為參考源VBB，故VBB。是隨門輸入信號而變的，這種參考源稱為正反饋浮動參考源。很明顯，這種電路把參考源簡化為一根線，而且不占引線端，實際上相當于把外加參考源電路取消了。為了使電路能穩定可靠的工作，需要對反饋量加以控制。實驗證明，當把電路得邏輯擺副VL減少至幾百毫伏時，電路就能可靠地進行工作，輸出信號可直接驅動下一級，而且只要適當選擇電阻RC，在電源電壓降為-2V左右時，可獲得較寬得驅動電流范圍。 圖FECL電路基本結構和MFECL電路基本結構從FECL電路的

32、結構來看，電路的輸出端均包含一個集電極電阻RC，當電路級聯使用時，RC可以被看成下一級電路的輸入小電阻，它起著抵消輸入阻抗的負阻部分的作用，因此可以防止電路負阻震蕩的發生。3.4直接比較ECL電路從以上的分析我們知道了MFECL以及差分ECL電路對于普通ECL電路的性能和結構的優勢，所以在多值ECL電路設計中，我們提出了直接比較ECL電路。直接比較ECL電路是指在多值ECL電路設計中應用MFECL電路思想的一種基于多閾值晶體管的多值ECL電路結構類型。我們知道H.Dunderdale于1969年首次研究了三值ECL電路的設計，它早于其他多值邏輯電路族的討論，這是因為ECL電路中檢測閾電平可以用

33、設置參考電平的方法簡單地實現多閾設置。在ECL電路中三值信號地生成也非常容易。因為輸出信號是通過晶體管地電流在集電極電阻上形成的，因此只要控制電流或電阻，便可獲得多種輸出信號值。我們先來分析普通多值ECL電路的設計，以三值整形反相器為例。整形反相器的的開關函數表示如式如圖所示。 （）圖三值整形反相器圖中在輸出端接有兩級射極跟隨器，它們具有四個功能:1.用兩個NP結對輸入輸出電平進行移位以使組成電流開關的晶體管在基極信號為0，集電極信號為2時不進入飽和狀態。2.發射極并接可實現取小運算 (即線與)。3.增大輸入阻抗，減少輸出阻抗，從而使電路具有很強的負載能力。4.由于輸入管為射極跟隨器，它們的集

34、電極都直接接地，所以輸入管隔離島結電容C5二端的電壓維持為VEE并且不隨電路工作狀態而變化，同時又減少了電路的輸入電容，這樣就消除了隔離結電容和減少可集電結電容對傳輸延遲時間的影響，從而有利于進一步提高電路的開關速度。在普通多值ECL電路的設計中，參考電平的多閾設置是由參考源電路產生幾個固定的電壓。如圖中的兩級參考電平0.5、1.5，它們對應的電壓值分別是(-1.0V，-1.4V圖直接比較型三值整形反相器第四章這一章我們簡單介紹傳統的鎖存器設計方法，并應用ECL的互補對偶特性思想以及電流信號開關級理論來設計一種新型的三值ECL鎖存器。本章還給出了改進的直接比較型三值ECL鎖存器的電路結構。4.

35、1傳統鎖存器設計方法傳統的三值D型鎖存器設計方法有兩種:一是基于RS基本觸發器添加外圍電路構成的型鎖存器，如圖4.1.1所示;二是應用1一of一2數據選擇器的D型鎖存器,如圖所示，它有兩種形式。構成基于RS基本觸發器的D存器結構中的基本門除了文字電路外，均為二值門電路，是三軌二值輸出;型鎖構成應用1一of一2數據選擇器的D型鎖存器結構中的基本門均為三值門電路，是單軌圖基于Rs基本觸發器的D型鎖存器三值輸出。后者在形式上較前者要簡單的多，但是三值門電路較二值門電路的電路結構相對復雜。所以不同的電路利用這兩種方法設計的D型鎖存器的電路簡易程度不同。由于對于CMOS電路和I2L電路都有結構非常簡單，

36、但卻無整形功能的1一of一2數據選擇器設計，所以應用CMOS電路或I2L電路傳輸門組成的三值D型鎖存器具有特別簡單的電路結構。然而，利用這兩種傳統方法設計的ECL三值D型鎖存器的電路結構是比較復雜的，不能體現ECL電路特有的性質。而且這兩種傳統方法的設計思想都是以門為結構單元，并未上升到以晶體管開關元件為結構單元的開關級邏輯設計。 圖應用1一of一2數據選擇器的D型鎖存器的兩種形式本章將針對ECL電路，基于它的互補對偶特性，提出了一種新型三值D型鎖存器結構，這種結構主要由置數電路和保持電路以互補對偶形式構成。這種新型結構是以晶體管開關元件為結構單元的開關級邏輯設計。我們稱這種新穎的實現D型鎖存

37、器的方式為互補對偶結構的ECL三值D型鎖存器。這種新型結構比兩種傳統結構具有更簡單的電路。基于互補對偶特性，這種新型結構的輸出系統是互補的雙軌三值輸出系統。4.2互補對偶結構的鎖存器開關級設計4.2.1.D型鎖存器電路中的串聯結構由于通過差動晶體管的電流信號越大集電極輸出電壓越低這個特性，在下面的ECL電路的邏輯討論里，我們都采用適合它的負邏輯。作為時序電路的基本元件，D型鎖存器的兩個最基本功能結構一為置數結構，它能接受預置信號，使能置于一個特定的狀態(0，1，或2);二為保持結構，它具有存儲信號的能力，即外界作用消失后它仍能保持原有的輸出信號不變。D型鎖存器的次態方程為: ()式中CP05和

38、05CP是一對互補對偶的兩個開關變量，Q和D分別為保持電路和置數電路。在ECL電路的開關級設計中，電路的串聯結構可以實現控制作用。由式可知置數結構和保持結構是在時鐘信號CP的控制下輪流工作的。所以，時鐘信號CP的兩個互補對偶的開關變量對置數電路和保持電路的串聯結構可構成互補對偶結構的時鐘控制電路。4.2.2.D型鎖存器電路中的并聯結構在ECL電路的開關級設計中，采用電流信號容易相加的特點，可應用電阻網絡實現線性求和，即電路的并聯結構可實現線加。時序電路能保持前一個狀態的實質內涵是信號的反饋，所以保持結構和置數結構在電路形式上的本質區別是輸入信號的不同，置數結構的輸入是外部輸入，而保持結構的輸入

39、則是電路本身的輸出。在ECL三值電路中，最簡單的置數結構和保持結構都可以用一個開關級設計的整形反相器實現。整形反相器的函數表示為: （）基于ECL電路的互補對偶特性，整形反相器是典型的以互補對偶結構實現的最簡三值電路。由式()可以看出兩組互補對偶開關變量1.5x,x1.50.5x,x0.5集電極并聯線加得到互補對偶輸出的x和x。Q、D分別代入式()中的x就得到了保持函數和置數函數，如式( （） ()在式( ()由開關級函數式()就可以直接得到相應的開關級設計的新型鎖存器電路。由式()可以看出D型鎖存器的輸出系統是互補對偶的。它是由互補對偶CP控制的置數部分和保持部分互補對偶線加構成的。4.3鎖

40、存器的電路結構互補對偶型由式(電路結構中省略了輸入端D的一級射極跟隨器和時鐘端CP的三級射極跟隨器。圖互補對偶結構的ECL三值D型鎖存器電路結構普通ECL電路中都是單閾值的晶體管，所以每個晶體管選用同一種工藝參數。從電路結構分析，可以看出這個三值D鎖存器有對稱的互補對偶結構，它由四對晶體管對的集電極并聯和兩對晶體管對的串聯而成。用傳統方法設計的D型觸發器則由十對晶體管對組成，電路結構相對龐大。互補對偶結構的D型鎖存器的電阻網絡由兩個單位電阻組成，用傳統方法設計的電阻網絡相對也更復雜。新型結構的輸出系統是互補的雙軌三值輸出系統，相對用傳統方法設計的單軌三值輸出系統更具優越性。直接比較型我們在第三

41、章中己經介紹了作為普通ECL電路的一種修正的直接比較ECL電路的設計方法。我們對如圖閾值為一個單位(即閾值為0. 4V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平0.5;在反饋信號0.5后圖互補對偶結構的直接比較型ECL三值D型鎖存器再加一級閾值為2.0 (即閾值為0.8V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平1.5。這樣就得到了互補對偶的三值鎖存器的修正電路直接比較型電路。從電路結構分析，可以看出這個直接比較型的三值D鎖存器也有相對對稱的互補對偶結構，它也是由四對晶體管對的集電極并聯和兩對晶體管對的串聯而成。相對普通型電路，它的輸出系統也是互補的雙軌三值輸出系統。與普通型電

42、路相比，直接比較型三值鎖存器的優勢是免除了一部分的參考源，并使電路的性能得到了提高。它具有較好的傳輸特性，故有較高抗干擾度，不因參考源落差而降低噪聲容限，比普通ECL電路減少了電壓擺副和平衡負載，所以很大的降低了由電源引起的開關噪聲。它比單端輸入普通ECL電路具有更快的速度。第五章三值一次操作型觸發器設計的基本要求有一點要求時鐘信號每次來到時，觸發器只發生一次狀態轉換，即具有一次操作的特性。為此我們在互補對偶結構的鎖存器的基礎上設計了兩種三值一次操作型觸發器:三值主從存貯型和三值時鐘競爭型觸發器。在此基礎上設計了兩種一次操作型的直接比較型電路。5.1三值主從存儲型觸發器上一章討論的各種鎖存器的

43、工作特點是在CP=0時輸入信號無法影響鎖存器的存貯狀態，而只要CP=2，輸入信號就能影響鎖存器的存貯狀態。這樣，在CP=2期間輸入信號的多次變化會導致鎖存器發生多次狀態變化，這不符合對觸發器在時鐘來到時只發生一次變化的要求。為了使鎖存器實現一次狀態轉換，可以要求它的輸入信號在CP=2時保持不變。這一要求暗示了該鎖存器的輸入信號在CP=2時應處于一種存貯狀態，因此也就需要另一個鎖存器，這樣就提出了主從存貯型觸發器的設計。以下是在互補對偶結構的鎖存器基礎上設計的主從存貯型觸發器的電路結構及具體分析。電路結構我們應用第四章得到的互補對偶結構的三值鎖存器，可以得到如圖.所示的三值主從存貯型觸發器電路結

44、構。它是由兩個互補對偶的三值鎖存器相連接而成的。前一級我們可稱它為主鎖存器，后一級我們稱之為從鎖存器。兩級鎖存器的控制端CP是反相的。為了避免ECL電路開關動作太快而導致的后一級鎖存器無法正確傳輸信號，故在兩級鎖存器耦合時加了一個積分電路，電阻R以及電容C。其中電阻R取值為1kQ，電容C取值為0.0001nF。加積分電路的作用是對前一級鎖存器輸出的緩沖，使后一級鎖存器可正確工作。 圖.1三值主從存儲型觸發器電路結構直接比較型電路結構我們在第三章中己經介紹了作為普通ECL電路的一種修正的直接比較ECL電路的設計方法。我們對如圖.1所示的互補對偶的三值主從存貯型觸發器電路結構做出修正，得到如下圖.

45、1所示的直接比較型三值主從存貯型觸發器電路結構。電路中把正相輸出端的互補對偶的反相輸出端集電極電壓作為反饋的基本信號。反相輸出端集電極電壓加一級閾值為一個單位(即閾值為0.V4的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平0.5;在反饋信號0.5后再加一級閾值為2.0(即閾值為0.8V的晶體管)的射極跟隨器后輸出的信號作為可變反饋電平1.5。這樣就得到了互補對偶的三值主從存貯型觸發器的修正電路直接比較型電路。電路模擬中，閾值為0.4V的晶體管選取的工藝參數如下:NPN(Is=1.98E-9 BF=120 TF=3.0 PS CJE=5.96 CJC=2.37 CJS=4.82fF RB=2

46、00 RE=56)標志為配的晶體管是閾值為0.8V的晶體管選取的工藝參數如下:NPN(Is=1E-17 Xti=3 Eg=1.11 Vaf=50 Bf=285.6 Ne=1.183+Ise=69.28E-18 Ikf=20m Xtb=1.5 Br=1 Nc=2 Isc=0.5 Rc=75+ Cjc=2e-30 Mjc=33 Vjc=5 Cje=2e-30)模擬時選取和邏輯值(0，1，2)相對應的電壓為(-0.8V,-1.2V，-1.6V)，時鐘信號CP只取二值(0，l)。集電極電阻R0為0.4kQ，恒流源I0為lmA。參數設定后，經過模擬得到了如圖.2所示的瞬態輸入輸出曲線。圖.2輸入的波形D

47、分析，我們考慮了一個時鐘時間內電平的多次變化的狀況，電平的每一種變化都考慮在內。由輸出波形Q我們可以看出，電路的邏輯功能理想，能良好的實現置數功能和對前一個狀態的保持功能。并且只在CP上升沿(負邏輯O一l)觸發器處在置數狀態，并在一個時鐘周期內處于保持狀態。電路實現了一次操作的要求。從輸出波形Q分析，它能完好的實現取反功能，與Q組成互補對偶的輸出系統。圖.1直接比較型三值主從存儲型觸發器電路結構圖.2直接比較型三值主從存貯型觸發器時鐘與輸入輸出波形1.5/1.50.5/0.5020406080020406080abt/ns圖.3直接比較型三值主從存貯型觸發器主鎖存器可變反饋電平0.5與固定參考

48、電平0.5的比較可變反饋電平1.5與固定參考電平1.5的比較0.5/0.58060402001.5/1.5020406080t/nsab圖.4直接比較型三值主從存貯型觸發器從鎖存器(a)可變反饋電平0.5與固定參考電平0.5的比較(b)可變反饋電平1.5與固定參考電平1.5的比較圖.3(a)、(b)分別顯示了直接比較型三值主從存貯型觸發器主鎖存器中可變反饋電平0.5與固定參考電平1.5的比較;圖.4(a)、(b)分別顯示了直接比較型三值主從存貯型觸發器從鎖存器中可變反饋電平0.5與固定參考電平1.5的比較。從電路結構分析，可以看出這個直接比較型的三值D型主從存貯型觸發器也有對稱的互補對偶結構，

49、和普通的三值D型主從存貯型觸發器一樣，它主要由十二對晶體管對和一個RC積分電路組成。用傳統方法設計的主從存貯型觸發器則由二十幾對晶體管對組成，電路結構相對龐大。直接比較型的D型鎖存器的電阻網絡由四個單位電阻組成，用傳統方法設計的電阻網絡相對也更復雜。新型結構的輸出系統是互補的雙軌三值輸出系統，相對用傳統方法設計的單軌三值輸出系統更具優越性。與普通型電路相比，直接比較型三值主從存貯型觸發器的優勢是免除了一部分的參考源，并使電路的性能得到了提高。它具有較好的傳輸特性，故有較高抗干擾度，不因參考源落差而降低噪聲容限，比普通ECL電路減少了電壓擺副和平衡負載，所以很大的降低了由電源引起的開關噪聲。它比

50、單端輸入普通ECL電路具有更快的速度。5.2三值時鐘競爭型觸發器電路結構一次操作型觸發器的另一種設計思想是利用時鐘競爭冒險現象產生的窄脈沖而得到的。在基于互補對偶結構的三值D型鎖存器的時鐘競爭型觸發器設計中，我們利用ECL電路的串連控制作用，用時鐘競爭產生的窄脈沖作為控制端，得到了如圖.1所示的互補對偶的三值時鐘競爭型觸發器電路。電路先以一個基本發射極禍合差分對產生PC時鐘的反相信號西，再經過一個RC積分電路的延遲后，與CP信號并聯，作為控制信號。信號的并聯作為一個輸入端再加一個參考電平作為另一個輸入端，就得到了最基本的雙輸入ECL或/或非門(正邏輯)，相應的，負邏輯里它為與/與或門。控制信號

51、窄脈沖的產生可以用圖.2表示。CPCPCP*CP(CP*CP)圖.2三值時鐘競爭型觸發器控制信號窄脈沖的產生電路中電阻R取值為0.4k，電容C取值為0.0001nF。加積分電路的作用是使CP信號產生延遲，再與CP信號相與，產生控制信號窄脈沖。RC的合理選值，使這一脈沖時間在2tpd。和4tpd之間。tpd為一級門電路的傳輸延遲。圖.1三值時鐘競爭型觸發器電路結構從電路結構分析，可以看出這個三值時鐘競爭型觸發器有對稱的互補對偶結構，它主要由八對晶體管對和一個RC積分電路組成。用傳統方法設計的時鐘競爭型觸發器則由超過三十對晶體管對組成，電路結構相對龐大。互補對偶結構的時鐘競爭型觸發器的電阻網絡由二個單位電阻組成，用傳統方法設計的電阻網絡相對也更復雜。新型結構的輸出系統是互補的雙軌三值輸出系統，相對用傳統方法