1、FPGA工程師面試試題FPGA工程師面試試題001、同步電路和異步電路的區(qū)別是什么 ?（ 仕蘭微電子 ）2、什么是同步邏輯和異步邏輯 ?（ 漢王筆試 ） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系 . 異步邏輯是各時(shí)鐘之間沒有 固定的因果關(guān)系 .3、什么是線與邏輯, 要實(shí)現(xiàn)它,在硬件特性上有什么具體要求 ?（漢 王筆試 ）線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能 .在硬件上,要用 oc 門來實(shí)現(xiàn),由于不用 oc 門可能使灌電流過大 ,而燒壞邏輯門 . 同時(shí)在 輸出端口應(yīng)加一個(gè)上拉電阻 .4、什么是Setup和Holdup時(shí)間?（漢王筆試）5、setup 和 holdup 時(shí)間 , 區(qū)別 .（ 南山之

2、橋 ）6、解釋 setup time 和 hold time 的定義和在時(shí)鐘信號(hào)延遲時(shí)的變 化.（ 未知 ）7、解釋 setup 和 hold time violation, 畫圖說明 , 并說明解決辦 法 .（ 威盛 VIA2003.11.06 上海筆試試題 ）Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要 求. 建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來以前 ,數(shù)據(jù)穩(wěn)定不變 的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片， 這個(gè) T 就是建立時(shí)間 -Setup time. 如不滿足 setup time, 這個(gè)數(shù)據(jù)就 不能被這一時(shí)鐘打入觸發(fā)器 ,

3、只有在下一個(gè)時(shí)鐘上升沿 , 數(shù)據(jù)才能被 打入觸發(fā)器 . 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后 , 數(shù)據(jù) 穩(wěn)定不變的時(shí)間 . 如果 hold time 不夠 , 數(shù)據(jù)同樣不能被打入觸發(fā)器 . 建立時(shí)間（Setup Time）和保持時(shí)間（Hold time）.建立時(shí)間是指在時(shí)鐘 邊沿前,數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間 .保持時(shí)間是指時(shí)鐘跳變邊沿 后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間 . 如果不滿足建立和保持時(shí)間的話 , 那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability 的情況. 如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí) 間, 那么超過量就分別被稱為建立時(shí)間裕量和保持

4、時(shí)間裕量 .8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解 , 并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎 樣消除.（ 仕蘭微 電子）9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象 ?怎樣判斷 ?如何消除 ?（漢王筆試 ） 在組合邏輯中 ,由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí) , 導(dǎo)致到 達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng) .產(chǎn)生毛刺叫冒險(xiǎn) . 如果布爾式中有相反 的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象 .解決方法: 一是添加布爾式的消 去項(xiàng), 二是在芯片外部加電容 .10、你知道那些常用邏輯電平？TTL與COM電平可以直接互連嗎?（漢 王筆試）常用邏輯電平：12V,5V,3.3V;TTL和CMO不可以直接互連，由于TTL 是在0.3-3.6V 之間，而CM

5、OSJ是有在12V的有在5V的.CMOS輸出接 到TTL是可以直接互連.TTL接到CMO需要在輸出端口加一上拉電阻 接到5V或者12V.11、如何解決亞穩(wěn)態(tài) .（ 飛利浦-大唐筆試 ） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài) . 當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí) , 既無法預(yù)測(cè)該單元的輸出電平 , 也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn) 定在某個(gè)正確的電平上. 在這個(gè)穩(wěn)定期間 , 觸發(fā)器輸出一些中間級(jí)電平 , 或者可能處于振蕩 狀態(tài) , 并且這種無 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去 .12、IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別 .（ 南山之橋 ）13、MOOR與MEELE

6、Y犬態(tài)機(jī)的特征.（南山之橋）14、多時(shí)域設(shè)計(jì)中 , 如何處理信號(hào)跨時(shí)域 .（ 南山之橋 ）15、給了 reg 的 setup,hold 時(shí)間 , 求中間組合邏輯的 delay 范圍.（ 飛 利浦-大唐筆試 ）Delay q, 還有 clock 的 delay, 寫出決定最大時(shí)鐘的因素 ,同時(shí)給出表達(dá)式 .（ 威盛 VIA 2003.11.06 上海筆 試試題 ）18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn) .（ 威盛 VIA 2003.11.06 上海 筆試試題 ）19、 一個(gè)四級(jí)的Mux，其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing.（ 威盛 VIA2003.11.06 上海筆試試題 ）20、給出一

7、個(gè)門級(jí)的圖 , 又給了各個(gè)門的傳輸延時(shí) , 問關(guān)鍵路徑是什么 還問給出輸入 ,使得輸出依賴于關(guān)鍵路徑 .（ 未知 ）21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn) ,時(shí)序（同步異步差異 ）, 觸發(fā)器有 幾種（ 區(qū)別, 優(yōu)點(diǎn)）, 全加器等等 .（ 未知 ）22、卡諾圖寫出邏輯表達(dá)使 .（ 威盛 VIA 2003.11.06 上海筆試試題 ）23、 化簡(jiǎn) F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和.（ 威盛）24、please show the CMOSinverter schmatic,layout and its cross sectionwith P-well

8、process.Plot its transfer curve （Vout-Vin） And alsoexplain theoperation region of PMOS and NMOS for each segment of thetransfer curve? （ 威盛筆試題 circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please definethe ration of channel width of PMOS and NMOS and ex

9、plain?26、 為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?（ 仕蘭微電子 ）27、用mos管搭出一個(gè)二輸入與非門.（揚(yáng)智電子筆試）28、please draw the transistor level schematic of a cmos2 input AND gate andexplain which input has faster response for output rising edge.（less delaytime）.（ 威盛筆試題 circuit design-beijing-03.11.09）29、 畫出N0T,NAND,NOR符號(hào),真值表，還有tran

10、sistor level的電 路.（I nfineon 筆試）30、畫出 CMO的圖，畫出 tow-to-one muxgate.（威盛 VIA 2003.11.06 上海筆試試題 ）31、用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或.（飛利浦-大唐筆試）32、畫出Y二A*B+C的cmos電路圖.（科廣試題）33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd.（飛利浦-大唐筆試）34、畫出CMO電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C（D+E）.（仕蘭微 電子）35、利用 4 選 1 實(shí)現(xiàn) F（x,y,z）=xz+yz .（ 未知 ）36、給一個(gè)表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx 用最少

11、數(shù)量的與非門實(shí) 現(xiàn) （ 實(shí)際上就是化簡(jiǎn)）.37、給出一個(gè)簡(jiǎn)單的由多個(gè)N0T,NAND,NOR成的原理圖，根據(jù)輸入波 形畫出各點(diǎn)波形 .（Infineon 筆試）38、 為了實(shí)現(xiàn)邏輯（A XOFB）OR（C ANDD）,請(qǐng)選用以下邏輯中的一種， 并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR答案:NAND未 知）39、用與非門等設(shè)計(jì)全加法器 .（ 華為）40、給出兩個(gè)門電路讓你分析異同 .（ 華為）41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí),輸出B波形為（仕蘭微電子）42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果 A,B,C,D,E 中 1 的

12、個(gè)數(shù)比 0多，那么F輸出為1,否則F為0）,用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限 制.（ 未知 ）43、用波形表示D觸發(fā)器的功能.（揚(yáng)智電子筆試）44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器 .（ 揚(yáng)智電子筆試 ）45、 用邏輯們畫出D觸發(fā)器.（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結(jié)構(gòu)圖，用verilog 實(shí)現(xiàn)之.（威盛）47、畫出一種CMO的D鎖存器的電路圖和版圖.（未知）48、D觸發(fā)器和D鎖存器的區(qū)別.（新太硬件面試）49、簡(jiǎn)述 latch 和 filp-flop 的異同.（ 未知）50、LATCH和DFF的概念和區(qū)別.（未知）51、latch 與 register 的區(qū)別

13、,為什么現(xiàn)在多用 register. 行為級(jí)描 述中 latch 如何產(chǎn)生的 .（ 南山之橋 ）52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖.（華為）53、 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?（漢王筆試）54、 怎樣用D觸發(fā)器、與或非門組成二分頻電路?（東信筆試）55、How many flip-flop circuits are needed to divide by 16? （Intel） 16 分頻?56、 用 filp-flop和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器 , 輸入 carryin 和 current-stage, 輸出carryout 和 next-s

14、tage. （ 未知 ）57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù).（華為）58、 實(shí)現(xiàn) N位 Johnson Counter,N=5.（南山之橋）59、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15 進(jìn)制的呢?（仕蘭微電子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL, 如設(shè)計(jì)計(jì)數(shù)器 .（ 未知）61、BLOCKING NONBLOCKI賦值的區(qū)別.（南山之橋）62、寫異步D觸發(fā)器的verilog module.（揚(yáng)智電子筆試）module dff8(clk , reset, d, q); input clk;input reset;input 7:0 d;output 7:0

15、 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？(漢王筆試) module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o =

16、 out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問:a)你所知 道的可編程邏輯器件有哪些？ b)試用VHD或VERILOCGABLE苗述8位D觸發(fā)器邏輯.(漢 王筆試 )PAL,PLD,CPLD,FPGA.module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always （posedge clk or posedge reset）if（reset）q = 0;elseq = d;endmodule65、 請(qǐng)用HDL描述四位的全加法器、5分頻電路.（仕蘭微電子）66、

17、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器.（未知）67、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch.（ 未知）68、一個(gè)狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比 較差 , 很容易誤解的）.（ 威盛 VIA 2003.11.06 上海筆試試題 ）69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì) .（ 仕蘭微電子 ）70、畫狀態(tài)機(jī),接受1,2,5 分錢的賣報(bào)機(jī) ,每份報(bào)紙 5分錢.（ 揚(yáng)智電子 筆試）71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的,只能投進(jìn)三種硬幣，要正 確的找回錢數(shù).（1） 畫出fsm（有限狀態(tài)機(jī)）;（2）用verilog編程，語法要符 合

18、fpga 設(shè)計(jì)的要求.（ 未知）72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī) , 飲料 10分錢,硬幣有 5分和10分兩種, 并考慮找零 :（1）畫出fsm（有限狀態(tài)機(jī)）;（2）用verilog編程，語法要符合fpga設(shè)計(jì)的 要求;（3） 設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程 .（ 未知）73、畫出可以檢測(cè)10010串的狀態(tài)圖，并verilog實(shí)現(xiàn)之.（威盛）74、用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊.（南山之橋）a 為輸入端 ,b 為輸出端 , 如果 a 連續(xù)輸入為 1101 則 b 輸出為 1, 否則 為 0.例如 a: b: 請(qǐng)畫出 state machine;請(qǐng)用 RTL描述其 state mach

19、ine.（未知）75、 用 verilog/vddl檢測(cè) stream 中的特定字符串 （ 分狀態(tài)用狀態(tài)機(jī) 寫）.（ 飛利浦 - 大唐筆試）76、 用 verilog/vhdl寫一個(gè) fifo 控制器（包括空,滿,半滿信號(hào) ）.（ 飛 利浦-大唐筆試 ）77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品 , 要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功 能:y=lnx, 其中,x為 4 位二進(jìn)制整數(shù)輸入信號(hào) .y 為二進(jìn)制小數(shù)輸出 , 要求保留兩位小數(shù) 電源電壓為 35v 假設(shè)公司接到該項(xiàng)目后 , 交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì) , 試討論該產(chǎn)品的 設(shè)計(jì)全程 .（ 仕蘭微電子）78、sram,falsh memory,及dram的區(qū)

20、別?（新太硬件面試）79、給出單管DRA啲原理圖（西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌 華、馮毛官 205 頁圖 9-14b）, 問你有什么辦法提高 refresh time, 總共有 5 個(gè)問題, 記不起 來了.（ 降低溫度, 增大電容存儲(chǔ)容量 ）（Infineon 筆試）80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control?（ 威盛筆試題circuit design-beiji

21、ng-03.11.09）81、名詞 :sram,ssram,sdram名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫 （VCO）. 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫 （DRAM）.名詞解釋,無聊的外文縮寫罷了 ,比如 PCI、ECC、DDR、interrupt 、 pipeline 、IRQ,BIOS,US

22、B,VHDL,VLSI VCO壓控振蕩器）RAM （動(dòng)態(tài)隨機(jī)存儲(chǔ) 器）,FIR IIR DFT（ 離散傅立葉變換 ） 或者是中文的 , 比如 :a. 量化誤差 b. 直方圖 c. 白平 衡FPGAT程師面試試題011 什么是 Setup 和 Holdup 時(shí)間？2 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？4 什么是 線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？5 什么是同步邏輯和異步邏輯？6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖 （數(shù)據(jù)接口、控制接口、所存器 / 緩沖器）。7 你知道那些常用邏輯電平？ TTL與COM電平可以直接互連

23、嗎？8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要， 請(qǐng)問：你所知道的 可編程邏輯器件有哪些？9 試用VHDL或VERILOG ABLE描述8位D觸發(fā)器邏輯。10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTE）L 進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些 問題？11用邏輯門和emos電路實(shí)現(xiàn)ab+cd12用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或13 給了 reg 的 setup,hold 時(shí)間，求中間組合邏輯的 delay 范圍。14 如何解決亞穩(wěn)態(tài)15 用 verilog/vhdl 寫一個(gè) fifo 控制器16 用 verilog/vddl

24、 檢測(cè) stream 中的特定字符串17用mos管搭出一個(gè)二輸入與非門18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19 名詞 IRQ,BIOS,USB,VHDL,SDR20 unix 命令 cp -r, rm,uname21用波形表示D觸發(fā)器的功能22寫異步D觸發(fā)器的verilog module23 What is PC Chipset?24 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25 畫狀態(tài)機(jī)，接受 1 ， 2，5分錢的賣報(bào)機(jī)，每份報(bào)紙 5分錢答案1 什么是 Setup 和 Holdup 時(shí)間？建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí) 鐘邊沿前，數(shù)據(jù)信號(hào)需

25、要保持不變的時(shí)間。 保持時(shí)間是指時(shí)鐘跳變邊 沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖 1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間， 那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。圖 1 建立時(shí)間和保持時(shí)間示意圖2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中， 由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)， 導(dǎo)致到 達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。 如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容

26、。3 用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路？Verilog 描述：module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule圖形描述：4 什么是 線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。 在硬件上， 要用

27、 oc 門來實(shí)現(xiàn)，由于不用 oc 門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5 什么是同步邏輯和異步邏輯？ 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖 (數(shù)據(jù)接口、控制接口、所存器 / 緩沖器)。7 你知道那些常用邏輯電平？ TTL與COM電平可以直接互連嗎？12 ， 5，3.3TTL和CMO不可以直接互連，由于TTL是在0.3-3.6V 之間，而CMOS 則是有在12V的有在5V的。CMO輸出接到TTL是可以直接互連。TTL 接到CMO需要在輸出端口加一上拉電阻接到 5V或

28、者12V。8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要， 請(qǐng)問：你所知道的 可編程邏輯器件有哪些？PAL， PLD， CPLD， FPGA。9 試用VHDL或VERILOG ABLE描述8位D觸發(fā)器邏輯。module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q = 0;elseq = d;endmodule10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTE)L

29、 進(jìn)行設(shè)計(jì)(包 括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些 問題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。11用邏輯門和emos電路實(shí)現(xiàn)ab+cd 12用一個(gè)二選一 mux和一個(gè)inv實(shí)現(xiàn)異或13 給了 reg 的 setup,hold 時(shí)間，求中間組合邏輯的 delay 范圍。Delay period - setup - hold14 如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。 當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)， 既無法預(yù)測(cè)該單元的輸出電平， 也無法 預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。 在這個(gè)穩(wěn)定期間， 觸發(fā) 器輸出一些中間級(jí)電平， 或

30、者可能處于振蕩狀態(tài)， 并且這種無用的輸 出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。15 用 verilog/vhdl 寫一個(gè) fifo 控制器 包括空，滿，半滿信號(hào)。16 用 verilog/vddl 檢測(cè) stream 中的特定字符串 分狀態(tài)用狀態(tài)機(jī)寫。17用mos管搭出一個(gè)二輸入與非門。18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19 名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Des

31、cription LanguageSDR: Single Data Rate20 unix 命令 cp -r, rm,uname21用波形表示D觸發(fā)器的功能22寫異步D觸發(fā)器的verilog modulemodule dff8(clk , reset, d, q);inputclk;inputreset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule23 What is PC Chipset?芯片組( Chipset )是主板的核心組成部分，按照在主板上

32、的排列位 置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類 型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等 支持。南橋芯片則提供對(duì)KB(鍵盤控制器)、RT(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、Ultra DMA/33(66)EIDE 數(shù)據(jù)傳輸方式和 ACPI (高級(jí)能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱 為主橋( Host Bridge )。除了最通用的南北橋結(jié)構(gòu)外， 目前芯片組正向更高級(jí)的加速集線 架構(gòu)發(fā)展， Intel 的 8xx 系列芯片組就是這類芯片組的代表，它將一 些子系統(tǒng)如IDE接口、音效、MODE和USB直接接入主芯片

33、，能夠提 供比 PCI 總線寬一倍的帶寬，達(dá)到了 266MB/s。24 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25 畫狀態(tài)機(jī)，接受 1， 2， 5 分錢的賣報(bào)機(jī)，每份報(bào)紙 5 分錢FPGA工程師面試試題02FPGA面試寶典這段時(shí)間去面試了幾家公司，發(fā)現(xiàn)比較大的公司相對(duì)于重視基礎(chǔ)問 題。這里邊又有幾個(gè)問題特別的突出。他們是：同步時(shí)鐘設(shè)計(jì)、亞穩(wěn) 態(tài)、異步FIF0。可以說，這些個(gè)問題要是弄清楚了，就至少滿足了 技術(shù)方面 1/3 的要求，另外的 2/3 是什么，我就說不清楚了。又有人 發(fā)了競(jìng)爭(zhēng)冒險(xiǎn)毛刺的問題，不過，對(duì)于采用同步設(shè)計(jì)方法的系統(tǒng)，這 些問題一般不會(huì)遇到。 下面就談?wù)勎覍?duì)這些問題的看法， 要是你覺

34、得 看這些東西覺得類似一堆狗屎， 那么恭喜你， 你面試成功的機(jī)會(huì)增加 了 1/3 ；要是你你覺得阿，什么樣的牛人拉了一堆牛屎，那么不好意 思，還是再去補(bǔ)補(bǔ)課把。這里推薦一本數(shù)字設(shè)計(jì)原理和實(shí)踐 （John F.Wakerly） 的書，仔細(xì)看一遍吧。同步時(shí)鐘設(shè)計(jì) 簡(jiǎn)單說就是一個(gè)系統(tǒng)中（或系統(tǒng)中的一部分）都采用 同一個(gè)時(shí)鐘觸發(fā)。系統(tǒng)中的 （D） 觸發(fā)器全部都連接到一個(gè)時(shí)鐘，而且 只控制觸發(fā)器的同步端（輸入，同步置位，同步復(fù)位） 。這樣的系統(tǒng) 是相對(duì)于異步系統(tǒng)而言的， 異步系統(tǒng)并不是不同的觸發(fā)器時(shí)鐘端連接 到不同的時(shí)鐘信號(hào)的系統(tǒng) （一般的這樣叫做跨時(shí)鐘系統(tǒng)， 是相對(duì)幾個(gè) 較小的同步系統(tǒng)的組合） ，而是

35、更本沒有了時(shí)鐘的概念，依靠和觸發(fā) 器構(gòu)造一樣的反饋電路組成。 相對(duì)于異步系統(tǒng)， 同步系統(tǒng)更好設(shè)計(jì) （異 步設(shè)計(jì)則象一個(gè)魔術(shù) , 類似于匯編和高級(jí)語言的關(guān)系） ，更容易進(jìn)行時(shí) 序分析（為什么要用D觸發(fā)器而不用D鎖存器）在這里組合邏輯的 競(jìng)爭(zhēng)冒險(xiǎn)毛刺問題都不存在了。 應(yīng)該說，同步系統(tǒng)最大的問題在于時(shí) 鐘的偏斜 （skew） 。同步時(shí)鐘系統(tǒng)也存在一些涉及的技巧， 這些技巧一 般圍繞著降低關(guān)鍵路徑的延時(shí)和時(shí)間和空間的平衡。 這些都是平衡的 藝術(shù)（了解了基本的部件之后， 剩下的工作就是一個(gè)字 平衡）, 這里 邊的方法就太具體，而且本人也知道得不多，不敢亂說了。不過，只 要你用過一種方法，就可以體會(huì)到其中

36、的精神了。亞穩(wěn)態(tài) 這是跨時(shí)鐘設(shè)計(jì)中最基礎(chǔ)的一個(gè)問題 （ 宏觀的問題是 FIFO）， 按照我的觀察，上論壇問問題多的一般不明白這個(gè)， 請(qǐng)一定要注意了。 什么是亞穩(wěn)態(tài)？數(shù)字電路中的簡(jiǎn)單雙穩(wěn)態(tài)電路就是兩個(gè)反相器首尾 相連組成（加一些控制邏輯變成了鎖存器，觸發(fā)器） ，然而并不像名 字顯示的，這種電路其實(shí)還有第三種半穩(wěn)定態(tài)就是當(dāng)兩個(gè)反相器 都處于中間值得情況這稱之為亞穩(wěn)態(tài)。 我們知道反相器在非邏輯 值范圍的反饋系數(shù)是相當(dāng)大的， 一旦因?yàn)楦蓴_或者噪音離開了這個(gè)中 心點(diǎn)，就會(huì)很快地進(jìn)入邏輯值范圍（穩(wěn)態(tài)） 。數(shù)學(xué)分析，從亞穩(wěn)態(tài)進(jìn) 入穩(wěn)態(tài)，正如放射元素的衰變，是一個(gè)指數(shù)的規(guī)律（為什么是指數(shù)的 規(guī)律？你要是想不明

37、白，說明你還沒有搞明白亞穩(wěn)態(tài)） 。那么，亞穩(wěn) 態(tài)的危害到底是什么呢？消耗功率； ），其實(shí)不是 （雖然亞穩(wěn)態(tài)消耗很 大的功率），亞穩(wěn)態(tài)的問題在于其電平并不處于有效邏輯電平范圍內(nèi)， 而且在變化。這就導(dǎo)致與其相連其他數(shù)字部件將其作出不同的判斷 （注意，不同），有的作為 1, 有的作為 0 ，有的也進(jìn)入了亞穩(wěn)態(tài)， 數(shù)字部件就會(huì)邏輯混亂。那么究竟如何避免（或者減小 ） 亞穩(wěn)態(tài)的危 險(xiǎn)呢？注意到亞穩(wěn)態(tài)的觸發(fā)器繼續(xù)停留在亞穩(wěn)態(tài)的幾率按照指數(shù)減 少，那么辦法就是等等足夠長的時(shí)間， 直到這個(gè)幾率變得小的實(shí) 際上不會(huì)發(fā)生。到底需要有多長呢？有的廠商有一個(gè)數(shù)據(jù)， 有的沒有， 按照普通的做法， 至少等一個(gè)時(shí)鐘周期這也

38、就是所謂的異步數(shù)據(jù) 要用兩個(gè)觸發(fā)器打一下。這一段有點(diǎn)糊涂，不容易說明白，你看了要 是覺得云里霧里，不知所云，那們你只有找一本書學(xué)習(xí)了；要是覺得 作者表達(dá)不清，那么恭喜你，面試通過了的幾率增加了。關(guān)于這個(gè)問 題有很多糊涂的認(rèn)識(shí)，要是你的主考官和你爭(zhēng)論， 你就順著他的意思， 畢竟沒有人想找一個(gè)管教不了的手下。異步 FIFO 異步 FIFO 是跨時(shí)鐘域設(shè)計(jì)方法的集中體現(xiàn)，體現(xiàn)了很多 的方法。不過，其中最重要的有兩點(diǎn)，一個(gè)就是亞穩(wěn)態(tài)，一個(gè)就是和 亞穩(wěn)態(tài)類似但不相同的多個(gè)控制 / 狀態(tài)信號(hào)的跨時(shí)鐘傳遞。具體地說，就是當(dāng)你把一組信號(hào)傳遞到另外一個(gè)時(shí)鐘域的話， 這一組信號(hào) 可能因?yàn)檠舆t不同， 這樣到達(dá)新時(shí)鐘

39、域之后， 得到的數(shù)據(jù)相差一個(gè)老 時(shí)鐘域的時(shí)鐘周期。興好，對(duì)于 FIFO,需要傳遞的是一個(gè)計(jì)數(shù)器， 這個(gè)計(jì)數(shù)器可以編碼成格雷碼（gray code），這樣的編碼每次只變化 一個(gè)位，正好解決了上面的問題 （要是沒有畫過圖，最好畫一個(gè)圖看 一下）。真不清楚這是怎么發(fā)明的！注意，這里其實(shí)還對(duì)格雷碼的相 對(duì)延遲和相關(guān)的時(shí)鐘周期有一個(gè)要求。這就是異步FIFO中最關(guān)鍵的一點(diǎn)，至于指針如何控制， 稍微考慮一下都很容易清楚。需要注意的 事，這些東西不是用嘴能說清楚的，最好畫一個(gè)示意圖，不要因?yàn)闆] 有說清楚，讓主考官覺得你沒有清楚。當(dāng)然，除此之外還有很多很多的東西。比如組合邏輯的設(shè)計(jì)技巧，俺 就沒有研究。比如高速

40、布線信號(hào)完整性問題，俺也不敢多說。至于整 個(gè)系統(tǒng)的設(shè)計(jì)思想， 更不敢妄語。 不過如果只要你有一個(gè)問題了解到 了相當(dāng)?shù)纳疃龋嘈拍愫苋菀赘闱宄渌麊栴}。FPGA工程師面試試題034個(gè)FPGA工程師面試題目（經(jīng)歷）FPGA與 CPLD內(nèi)部結(jié)構(gòu)區(qū)別？CPLD以altraMAX7000這種PLD為例，可分為三塊結(jié)構(gòu)：宏單元（Marocell），可編程連線（PIA）和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能。可編程連線負(fù)責(zé)信號(hào)傳遞，連 接所有的宏單元。 I/O 控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可 以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。這種基于乘積項(xiàng)(實(shí)際就是與或陣列)

41、的PLD基本都是由EEPRO和Flash工藝制造的，一上電就可以工作，無需其他芯片配 合。布線方式是全局的，所以延時(shí)可預(yù)測(cè)。CPLD適合做邏輯設(shè)計(jì)。FPGAFPGA 基于LUT LUT本質(zhì)上就是一個(gè)RAM每一個(gè)LUT可以看 成一個(gè)有4位地址線的16x1的RAM這也是為什么FPGA需要外接一 個(gè)rom來上電配置。以 xilinx 的 Spartan-II 為例，主要包括 CLBs， I/O 塊， RAM 塊和可編程連線。在spartan-ll 中，一個(gè)CLB包括2個(gè)Slices,每 個(gè)slices包括兩個(gè)LUT兩個(gè)觸發(fā)器和相關(guān)邏輯。Slices可以看成 是 Spartanll 實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)。FPGA 的制造工藝確定了 FPGA芯片中包含的LUT和觸發(fā)器的 數(shù)量非常多，往往都是幾千上萬，PLD一般只能做到512個(gè)邏輯單元， 而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA勺平均邏輯單元成本 大大低于 PLD。 所以如果設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè) 復(fù)雜的時(shí)序邏輯，那么使用 FPGA就是一個(gè)很好選擇。2. Latch 和 Register 區(qū)別？