1、CY7C68013芯片使用圖1 CY7C68013內部構造v CY7C68013特點：Ø 支持USB2.0，內部包括USB2.0收發器、串行接口引擎（SIE）以及增強型51內核；Ø 靈活配置，可“軟配置”RAM，取代了傳統51的RAM和ROM，程序可以通過以下方式下載：通過USB口下載；通過外部E2PROM裝載；外界存儲設備（僅128引腳支持）Ø 模式靈活，可設置為主從模式，主模式下可對外部FIFO、存儲器、ATAn接口設備進行高速讀寫操作，從模式下外部主控器（例如DSP、MCU）可把GPIF端口當作FIFO進行高速讀寫操作。Ø 支持與外設通過并行8位或

2、者16位總線傳輸v 硬件連接方式在Slave FIFO方式下，外部邏輯與FX2的連接信號圖如下：圖1 從模式下的硬件連接IFCLK：FX2輸出的時鐘，可做為通訊的同步時鐘；FLAGA，FLAGB，FLAGC，FLAGD：FX2輸出的FIFO狀態信息，如滿，空等；SLCS：FIFO的片選信號，外部邏輯控制，當SLCS輸出高時，不可進行數據傳輸；SLOE：FIFO輸出使能，外部邏輯控制，當SLOE無效時，數據線不輸出有效數據；SLRD：FIFO讀信號，外部邏輯控制，同步讀時，FIFO指針在SLRD有效時的每個IFCLK的上升沿遞增，異步讀時，FIFO讀指針在SLRD的每個有效無效的跳變沿時遞增；S

3、LWR：FIFO寫信號，外部邏輯控制，同步寫時，在SLWR有效時的每個IFCLK的上升沿時數據被寫入，FIFO指針遞增，異步寫時，在SLWR的每個有效無效的跳變沿時數據被寫入，FIFO寫指針遞增；PKTEND：包結束信號，外部邏輯控制，在正常情況下，外部邏輯向FX2的FIFO中寫數，當寫入FIFO端點的字節數等于FX2固件設定的包大小時，數據將自動被打成一包進行傳輸，但有時外部邏輯可能需要傳輸一個字節數小于FX2固件設定的包大小的包，這時，它只需在寫入一定數目的字節后，聲明此信號，此時FX2硬件不管外部邏輯寫入了多少字節，都自動將之打成一包進行傳輸；FD15:0：數據線；FIFOADR1:0：

4、選擇四個FIFO端點的地址線，外部邏輯控制。v 相應的讀寫時序：Ø 同步Slave FIFO寫同步Slave FIFO寫的標準連接圖如下：同步Slave FIFO寫的標準時序如下：IDLE：當寫事件發生時，進狀態1；狀態1：使FIFOADR1:0指向IN FIFO，進狀態2；狀態2：如FIFO滿，在本狀態等待，否則進狀態3；狀態3：驅動數據到數據線上，使SLWR有效，持續一個IFCLK周期，進狀態4；狀態4：如需傳輸更多的數，進狀態2，否則進狀態IDLE。狀態跳轉示意圖如下：幾種情況的時序圖示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：圖示FIFO中本來沒有數

5、據，外部邏輯寫入第一個數據時的情況。圖示假定FX2設定包大小為512字節，外部邏輯向FIFO端點中寫入的數據達512字節時的情況。此時FX2硬件自動將已寫入的512字節打成一包準備進行傳輸，這個動作就和在普通傳輸中，FX2固件向FIFO端點中寫入512字節后，把512這個數寫入EPxBC中一樣，只不過這個過程是由硬件自動完成的。在這里可以看出“FX2固件不參與數據傳輸過程”的含義了。外部邏輯只須按上面的時序圖所示的時序向FIFO端點中一個一個字節（或字）地寫數，寫到一定數量，FX2硬件自動將數據打包傳輸，這一切均不需固件的參與，由此實現高速數據傳輸。圖示的是FIFO端點被寫滿時的情況。下圖是同

6、步Slave FIFO寫入時序：同步Slave FIFO寫入時序邏輯時序設計中，數據應該在IFCLK上升沿寫入。同時注意SLWR、DATA之間的時序關系。Ø 同步Slave FIFO讀：同步Slave FIFO讀的標準連接圖如下：同步Slave FIFO讀的標準時序如下：IDLE：當讀事件發生時，進狀態1；狀態1：使FIFOADR1:0指向OUT FIFO，進狀態2；狀態2：使SLOE有效，如FIFO空，在本狀態等待，否則進狀態3；狀態3：從數據線上讀數，使SLRD有效，持續一個IFCLK周期，以遞增FIFO讀指針，進狀態4；狀態4：如需傳輸更多的數，進狀態2，否則進狀態IDLE。狀

7、態跳轉示意圖如下：單個和突發讀取時序：SLAVE FIFO 同步讀取序列和時序圖Slave FIFO同步事件序列圖從上圖所示，FPGA應該在IFCLK上升沿處采集數據。Ø 異步Slave FIFO寫：異步Slave FIFO寫的標準連接圖如下：異步Slave FIFO寫的標準時序如下：IDLE：當寫事件發生時，進狀態1；狀態1：使FIFOADR1:0指向IN FIFO，進狀態2；狀態2：如FIFO滿，在本狀態等待，否則進狀態3；狀態3：驅動數據到數據線上，使SLWR有效，再無效，以使FIFO寫指針遞增，進狀態4；狀態4：如需傳輸更多的數，進狀態2，否則進狀態IDLE。狀態跳轉示意圖如

8、下：幾種情況的時序圖示意如下（FULL，EMPTY，SLWR，PKTEND均假定低有效）：圖示FIFO中本來沒有數據，外部邏輯寫入第一個數據時的情況。Slave FIFO 異步寫時序數據必須在SLWR解除沿前Tsfd出現在總線上，當SLWR上升沿時，數據將被寫進FIFO中，同時更新FIFO的指針。Ø 異步Slave FIFO讀：異步Slave FIFO讀的標準連接圖如下：異步Slave FIFO讀的標準時序如下：IDLE：當讀事件發生時，進狀態1；狀態1：使FIFOADR1:0指向OUT FIFO，進狀態2；狀態2：如FIFO空，在本狀態等待，否則進狀態3；狀態3：使SLOE有效，使SLRD有效，從數據線上讀數，再使SLRD無效，以遞增FIFO讀指針，再使SLOE無效，進狀態4；狀態4：如需傳輸更多的數，進狀態2，否則進狀態IDLE。狀態跳轉示意圖如下：幾種情況的時序圖示意如下（FULL，EMPTY，SLRD，SLOE均假定低有效）：圖示正常情況時的時序。Slave FIFO異步讀時序Data總線在SLRD下降沿時被觸發更新，有一定時間的延遲，所以采用異步讀取的方式，應該在SLRD上升沿處采集數據。Ø 同步與異步讀寫的引腳差異：同步讀異步讀同步寫異步寫IFCLK