1、第2章 Quartus 應(yīng)用向?qū)uartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能

2、模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus

3、II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Q

4、uartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000等乘積項(xiàng)器件2.1 基本設(shè)計(jì)流程 本節(jié)以十進(jìn)制計(jì)數(shù)器為例，通過實(shí)現(xiàn)流程，詳細(xì)介紹Quartus II的重要功能和使用方法 建立工作庫(kù)文件和編輯設(shè)計(jì)文件任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project），都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被EDA軟件默認(rèn)

5、為工作庫(kù)（Work Library）。一般，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。在建立了文件夾后就可以將設(shè)計(jì)文件通過Quartus II的文本編輯器編輯并存盤。（注意不要將文件夾設(shè)在計(jì)算機(jī)已有的安裝目錄中，更不要將工程文件直接放在安裝目錄中）（1）新建一個(gè)文件夾。這里假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為jsq，在E盤中，路徑為E:jsq 。注意，文件夾名不能用中文，也最好不要用數(shù)字。（2）輸入源程序。打開計(jì)算機(jī)桌面上圖表，選擇菜單FileNew，出現(xiàn)如圖2.1.1所示見面，在New窗口Device Design Files中選擇編譯文件的語(yǔ)言類型，

6、這里選擇VHDL File,選好后用鼠標(biāo)左鍵單擊OK按鈕，出現(xiàn)源程序輸入窗口如圖2.1.2所示（以十進(jìn)制為例）。圖2.1.1 選擇編譯文件的語(yǔ)言類型圖2.1.2 源程序輸入窗口十進(jìn)制計(jì)數(shù)器源程序如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCH

7、ITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; -計(jì)數(shù)器異步復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN -檢測(cè)時(shí)鐘上升沿 IF EN = '1' THEN -檢測(cè)是否允許計(jì)數(shù)（同步使能） IF CQI < 9 THEN CQI := CQI

8、+ 1; -允許計(jì)數(shù), 檢測(cè)是否小于9 ELSE CQI := (OTHERS =>'0'); -大于9，計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1' -計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) ELSE COUT <= '0' END IF; CQ <= CQI; -將計(jì)數(shù)值向端口輸出 END PROCESS;END behav;（3）文件存盤 選擇FileSave As命令，找到已建立的文件夾E: jsq，存盤文件名應(yīng)與實(shí)體的名字一致，即CNT10，其界面窗口如圖2

9、.1.3所示。圖2.1.3 文件存盤單擊“否（N）”按鈕，則按以下方法進(jìn)入創(chuàng)建工程流程。2.1.2創(chuàng)建工程使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱，還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和EDA工具，以及目標(biāo)器件系列和具體器件等。（1）打開建立新工程管理窗選擇FileNew Preject Wizard工具選項(xiàng)創(chuàng)建設(shè)計(jì)工程命令，即彈出“工程設(shè)置”對(duì)話框如圖2.1.4所示，單擊對(duì)話框最上第一欄右側(cè)的“”按鈕，找到文件夾E:jsq，選種已存盤的文件CNT10，再單擊打開按鈕，既出現(xiàn)如圖2.4.1所示的設(shè)置情況。對(duì)話框中

10、第一行表示工程所在的工作庫(kù)文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名。圖2.1.4 利用New Preject Wizard創(chuàng)建工程CNT10（2）將設(shè)計(jì)文件加入工程中中下方的Next按鈕，出現(xiàn)如圖2.1.5所示的對(duì)話框，在彈出的對(duì)話框中單擊File name欄的按鈕，將與工程相關(guān)的所有VHDL文件加入此工程，加入完成后單擊Next按鈕。此工程加入的方法有兩種：第一種是單擊Add All按鈕，將設(shè)定的工程目錄中的所有VHDL文件加入到工程文件欄中；第二種方法是單擊“Add ”按鈕，從工程目錄中選出相關(guān)的VHDL文件。圖2.1.5 將所有的工程VHDL文件加入此工程圖（3）選

11、擇仿真器、綜合器和目標(biāo)器件的類型單擊圖2.1.5中Next按鈕，即彈出如圖2.1.6所示的仿真器和綜合器及目標(biāo)器件對(duì)話框。其仿真器和綜合器及目標(biāo)器件設(shè)置如圖2.1.6所示。首先在 Famil 欄選芯片系列，在此選Cyclone系列,在有效器件列表中選擇專用器件,分別選擇封裝形式為PQFP,引腳輸出240，器件速度級(jí)別為8，選擇此系列的具體芯片是EP1C6Q240C8, 這里EP1C6表示Cyclone系列及此器件的規(guī)模。設(shè)計(jì)完成后單擊Finish按鈕。在有效器件列表中選擇專用器件目標(biāo)器件族、系列圖2.1.6 仿真器和綜合器類型設(shè)置圖(4)工具設(shè)置.單擊圖2.1.6中的Next按鈕后,彈出圖2.

12、1.7所示工具設(shè)置窗口,此窗口有3項(xiàng)選擇.EDA design entry/synthesis用于選擇輸入的HDL類型和綜合工具.EDA simulation用于選擇仿真工具.EDA timing analysis tool用于選擇時(shí)序分析工具,這是除Cyclone自含的所有設(shè)計(jì)工具以外的外加的工具,因此,如果都不做選擇,表示選擇Cyclone自含的所有工具.在此例中這3項(xiàng)都不做選擇,單擊Next后即彈出圖2.1.8所示”工程設(shè)置統(tǒng)計(jì)”窗口.最后單擊圖2.1.8中Finish,即已設(shè)定好此工程,并出現(xiàn)CNT10的工程管理窗口.Quartus 將工程信息存儲(chǔ)在工程配置文件中,它包含有關(guān)Quart

13、us 工程的所有信息,包括設(shè)計(jì)文件、波形文件、Signa1Tap 文件、內(nèi)存初始化文件等，以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。 建立工程后，可以使用工具欄的ProjectADD/Remove Files Project頁(yè)在工程中添加和刪除、設(shè)計(jì)其它文件，在執(zhí)行Quartus 的Analysis &Synthesis期間，Quartus 將按ADD/Remove Files Project頁(yè)中顯示的順序處理文件。圖2.1.7 工具設(shè)置窗口“工程設(shè)置統(tǒng)計(jì)”窗口2.1.3 編譯前設(shè)置 選擇FPGA目標(biāo)芯片。目標(biāo)芯片的選擇也可以這樣來實(shí)現(xiàn)：選擇Assignmemts菜單中的settin

14、gs項(xiàng)，可以彈出圖2.1.9對(duì)話框。選擇配置器件的工作方式。單擊圖2.1.9中的Device & Pin Options按鈕，進(jìn)入選擇窗，這將彈出Device & Pin Options窗口，其對(duì)話框如圖2.1.10所示。在Configuration選項(xiàng)頁(yè)，選擇配置器件為EPCS4，其配置模式可選擇Active Serial。這種方式只對(duì)專用的Flash技術(shù)的配置器件（專用于Cyclone系列FPGA的EPCS4和EPCS1等）進(jìn)行編程。注意，PC機(jī)對(duì)FPGA的直接配置方式都是JTAG方式，而對(duì)于FPGA進(jìn)行所謂“掉電保護(hù)式”編程通常有兩種：主動(dòng)串行模式（AS Mode）和被動(dòng)

15、串行模式（PS Mode）。對(duì)EPCS1/EPCS4的編程必須用AS Mode。圖2.1.9選擇FPGA目標(biāo)芯片圖2.1.10 選擇配置器件工作方式圖全程編譯Quartus II編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)，邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。在這一過程中，將設(shè)計(jì)項(xiàng)目適配到FPGA/CPLD目標(biāo)器中，同時(shí)產(chǎn)生多種用途的輸出文件，如功能和時(shí)序信息文件、器件編程的目標(biāo)文件等。編譯器首先檢查出工程設(shè)計(jì)文件中可能錯(cuò)誤信息，供設(shè)計(jì)者排除。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。編譯前首先選擇Processing菜單的Start Compila

16、tion項(xiàng)，啟動(dòng)全程編譯。這里所謂的全程編譯（Compilation）包括以上提到的Quartus II對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。編譯過程中要注意工程管理窗下方的“Processing”欄中的編譯信息。如果工程中的文件有錯(cuò)誤，啟動(dòng)編譯后在下方的Processing處理欄中會(huì)顯示出來，如圖2.1.11所示。對(duì)于Processing欄顯示出的語(yǔ)句格式錯(cuò)誤，可雙擊錯(cuò)誤信息條文，即彈出對(duì)應(yīng)的vhdl文件，在深色標(biāo)記條處即為文件中的錯(cuò)誤，再次進(jìn)行編譯直至排除所有錯(cuò)誤。如果編譯成功，可

17、以見到如圖2.1.11所示的工程管理窗的左上角顯示了工程cnt10的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等。最下欄是編譯處理信息；中欄（Compilation Report欄）是編譯報(bào)告項(xiàng)目選擇菜單，點(diǎn)擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。圖2.1.11 全程編譯后信息圖時(shí)序仿真對(duì)工程編譯通過后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。以VWF文件方式的仿真流程的詳細(xì)步驟如下： （1）打開波形編輯器。選擇菜單File中的New項(xiàng)，在New窗口中選擇Other Files中的Vec

18、tor Waveform File如圖2.1.12所示，單擊OK按鈕，即出現(xiàn)空白的波形編輯器如圖2.1.13所示，注意將窗口擴(kuò)大，以利觀察。圖2.1.12 選擇編輯矢量波形文件圖2.1.13 波形編輯器（2）設(shè)置仿真時(shí)間區(qū)域，對(duì)于時(shí)序仿真來說，將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。通常設(shè)置時(shí)間范圍在數(shù)十微妙間。首先在Edit菜單中選擇End Time項(xiàng)，即彈出如圖2.1.14所示窗口。在此例中整個(gè)仿真時(shí)間設(shè)置為10s，單擊OK按鈕結(jié)束設(shè)置。圖2.1.14 設(shè)置仿真時(shí)間長(zhǎng)度（3）將工程CNT10的端口信號(hào)節(jié)點(diǎn)選入波形編輯器中。方法是首先選擇View 菜單中的Utility Windows

19、項(xiàng)的Node Finder項(xiàng)。彈出的對(duì)話框如圖2.1.15所示，在Filter框中選Pins : all（通常已默認(rèn)選此項(xiàng)），然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計(jì)中的CNT10工程的所有端口引腳名。 CNT10的信號(hào)節(jié)點(diǎn)注意如果此對(duì)話框中的“List”不顯示CNT10工程的端口引腳名，需要重新編譯一次，即選擇ProcessingStart Compilation，然后再重復(fù)以上操作過程。最后，用鼠標(biāo)將重要的端口節(jié)點(diǎn)CLK、EN、RST、COUT和輸出總線信號(hào)CQ分別拖到波形編輯窗，結(jié)束后關(guān)閉Nodes Found窗口。單擊波形窗左側(cè)的“全屏顯示”按鈕，使全屏顯

20、示，并單擊“放大縮小”按鈕后(注意：左鍵放大，右鍵縮小)，再用鼠標(biāo)在波形編輯區(qū)域右鍵單擊，使仿真坐標(biāo)處于適當(dāng)位置，如圖2.1.16所示，這時(shí)仿真時(shí)間橫坐標(biāo)設(shè)定在數(shù)十微秒數(shù)量級(jí)。設(shè)定仿真時(shí)間寬度,選擇Edit項(xiàng)及其End time選項(xiàng)，在End time選擇窗中選擇適當(dāng)?shù)姆抡鏁r(shí)間域，如可選10us，以便有足夠長(zhǎng)的觀察時(shí)間。圖2.1.16 拖入節(jié)點(diǎn)后波形編輯器（4）波形文件存盤。選擇File中的Save as，將以默認(rèn)名為CNT10.vwf的波形文件存入文件夾E:jsq中,即出現(xiàn)如圖2.1.17所示的激勵(lì)波形文件存盤窗口。圖2.1.17 vwf激勵(lì)波形文件存盤（5）編輯輸入波形（輸入激勵(lì)信號(hào)）。用

21、鼠標(biāo)左鍵單擊圖2.1.16所示窗口的時(shí)鐘信號(hào)名CLK，使之變成藍(lán)色條，再單擊左列的時(shí)鐘設(shè)置鍵，即彈出如圖2.1.18時(shí)鐘脈沖周期及占空比設(shè)置窗口，在圖中的上部份是已經(jīng)設(shè)置好了的仿真時(shí)間區(qū)域?yàn)?0s，這里不需要改變，下部分CLK的時(shí)鐘周期設(shè)置為50ns；Clock窗口中的Duty cycle是占空比，默認(rèn)為50，即50%占空比。然后再分別設(shè)置EN和RST的電平，RST為復(fù)位端，EN為使能端。最后設(shè)置好的激勵(lì)信號(hào)波形如圖2.1.19所示。圖2.1.18 時(shí)鐘脈沖周期及占空比設(shè)置窗口圖2.1.19 設(shè)置好的激勵(lì)信號(hào)波形圖（6）總線數(shù)據(jù)格式設(shè)置。單擊如圖2.1.19所示的輸出信號(hào)“CQ”左旁的“+”，

22、則能展開此總線中的所有信號(hào)；如果雙擊此“+”號(hào)左旁的信號(hào)標(biāo)記，將彈出對(duì)該信號(hào)數(shù)據(jù)格式設(shè)置的對(duì)話框如圖2.1.20所示。在該對(duì)話框的Radix欄有4種選擇，這里可選擇無符號(hào)十進(jìn)制整數(shù)Unsigned Decimal表達(dá)方式。最后對(duì)波形文件再次存盤。圖2.1.20 信號(hào)數(shù)據(jù)格式設(shè)置圖zuozhelezuozhelezhuozhelzuozhele（7）仿真方式的選擇 在Quartur軟件中仿真方式有兩種，功能仿真和時(shí)序仿真，此例選擇功能仿真，方法是：在工具欄中選擇processingSimulater Tool即彈出如圖2.1.21仿真方式選擇窗口，在窗口Simulater mode處是時(shí)序仿真和功能仿真選擇窗口，此例選擇功能仿真