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文檔簡介

1、基于FPGA的GMSK調制之高斯濾波器設計先生成一個50kbps碼率的源（帶寬為25KHz），碼元1編碼成7FFFH（+1）發送，碼元0編碼成80000H（-1）發送。利用SystemView制作一個采樣頻率為500KHz的低通高斯濾波器，把生成的21階濾波器系數做成.coe文件（如IIR filter的datasheet要求）加載到IP Core中生成所需低通濾波器。最后將碼元通過高斯濾波器進行濾波。SystemView生成的高斯濾波器時域波形圖：SystemView生成的高斯濾波器頻域波形圖：功能仿真波形如下。連續發送的碼元為1011101001010101，最后通過高斯濾波后得到的平滑的

2、波形如下，與原始碼元型號一一對應。布局布線后仿真的波形如下。可以看到有明顯的毛刺。Verilog程序：module gmsktop(CLK,clk_50,RST,RDY,dout);input CLK;/主時鐘信號，500KHzinput clk_50;/50KHz時鐘信號input RST;/input ND;output RDY;output33:0 dout;wire ND,RFD;wire15:0 source;sent_source sent_source(clk_50,RST,ND,RFD,source);gsfir gsfir(ND,RDY,CLK,RST,RFD,source,

3、dout);endmodulemodule sent_source(clk_50,RST,ND,RFD,source);input clk_50;/50KHz時鐘信號input RST;/復位信號，高電平有效input RFD;output15:0 source;/1bit基帶信號,用16bit表示output ND;reg15:0 source;reg15:0 scode;reg3:0 num;reg ND;always (posedge clk_50)beginif(RST) beginND <= 0;source <= 16'd0; num <= 4'b1111;scode <= 16'b1011101001010101;endelse if(RFD)beginif(scodenum) begin source <= 16'h7fff; endelse begin source <= 16'h8000; endND

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