1、模數轉換器時鐘優化：測試工程觀點作者： Rob Reeder, Wayne Green, and Robert Shillito 系統時鐘優化可以提升系統的性能，但也頗具挑戰性。為模數 轉換器設計抖動為 350飛秒（fs）的編碼電路是相對容易的，但 這是否能夠滿足當今的高速需求？例如，測試 AD9446-100 1 （16bit 100 MHz ADC） 時，在 Nyquist 區使用 100 MHz 的采樣時鐘 頻率，350 fs的抖動將使信噪比（SNR）下降約3 dB。如果在第 三 Nyquist 域中使用 105 MHz 的模擬輸入信號測試相同的設 備，SNR下降可達10 dB。為了將時

2、鐘抖動減少到100 fs或更少，設計者需要理解時鐘抖動來自哪里，以及 ADC 能夠允許 多大的抖動。如果在電路設計完成后才發現時鐘電路性能受抖 動的限制，并且在設計階段中本可以很容易地避免該問題發 生，這時已經太晚了。在這里我們將討論相關的時鐘參數和方法以實現高速轉換器 預期的性能，為此要用到一些技術訣竅和經驗。首先從典型的 ADC 時鐘方案開始，如圖 1 中所示，我們將焦點放在信號鏈 路中每一級的可用于優化時鐘的技術，并且指明一些應避免使 用的常用技術。轉換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著 ADC 分辨率和模擬輸入頻率的增加，抖動變得更加引人注意。直觀 上看，它們之

3、間的關系是非常明顯的，因此工程師可以通過分 析 ADC 性能和編碼時鐘抖動之間的關系，最終確定可接受的 抖動量。式 1 定義了理想 ADC （具有無窮大分辨率） SNR（dB） 與頻率的關系，而式 2 定義了 N（10、12、14 或 16）bit 理想 ADC 的 SNR（dB） 。（1）（參看圖 3 的斜線）（2）（參看圖 3 的水平線）圖3 是由這兩個公式畫出的曲線圖。用戶可以在曲線交點處確 定給定模擬輸入信號頻率時可容忍的總時鐘抖動量。在低頻 下，精度受到轉換器分辨率的限制。然而，隨著輸入信號頻率 的增加，在大于某個頻點之后， ADC 的性能將受控于系統的總 時鐘抖動。位于該頻點左側的

4、輸入信號頻率，無須考慮小抖動 的問題。圖 1. 典型的時鐘信號鏈路什么是抖動？ 抖動是系統時鐘電路設計中最重要的參數，因此了解某些基礎 知識并且理解術語的含義是十分重要的。許多技術文獻描述了 關于抖動的十分精確的數學模型，但是設計性能優良的轉換器并非全部取決于精確的抖動描述。設計人員必須理解抖動如何 進入系統以及如何使抖動的影響最小。抖動是時鐘邊沿的位置變化，這將產生定時誤差，直接導致轉 換幅度精度的誤差（圖 2a）。模擬輸入頻率的增加導致輸入信 號的斜率增加，這將使轉換誤差放大（圖2b）。應當注意，轉換誤差的度量是相對的， 10 bit 器件 0.5 LSB （最低有效位）的 圖 3. 理想

5、 ADC 的 SNR vs. 模擬輸入信號頻率和抖動 然而，如果信號頻率在該頻點附近或者在其右側，則必須降低 頻率或分辨率，或者必須提高抖動指標。因此，抖動越大，SNR性能受控于時鐘系統抖動的頻點就越低。例如，如果使用具有 350 fs 抖動的時鐘測試 14 bit ADC ，為了 避免性能下降，輸入信號頻率必須低于 35 MHz （14 bit 水平線 與350 fs斜線的交點）。如果抖動為100 fs，則輸入信號頻率 可以達到 125 MHz 。實際上，當模擬測試頻率接近交點時，使用該一階近似的簡化 模型便喪失了有效性。為了全面地理解時鐘抖動對 ADC 性能 的影響，除了分辨率以外，還要考

6、慮量化噪聲和模擬輸入幅度 （式 3，基于參考文獻 9）。( 3)圖 2. 轉換誤差是時鐘抖動和模擬輸 入頻率的函數SOURCE DRIVER ADCDIGITALOUTPUTANALOGINPUTCONDITIONERTIMEVOLTAGE v = X AtdVdtAtAva) LOW FREQUENCYTIMEVOLTAGEAtAvHIGH FREQUENCY2045 70951201 10 100 1000 10000SNR (dBFS)INPUT FREQUENCY (MHz)16 BITS14 BITS12 BITS 10 BITS 8 BITS 350fs JITTER 100fs

7、JITTER SAMPLE-CLOCK JITTER QUANTIZATION NOISE, DNL EFFECTIVE INPUT NOISE 基線 SNR vs. 頻率的關系，其中 AD9446 使用外部時鐘和線性 電源。時鐘未以任何方式連接到評估板。紅色曲線給出了將相 同的時鐘電路固定或焊接到評估板后出現的性能下降，其中時 鐘電路由開關電源供電。綠色曲線給出了，如果對電源噪聲進 行濾波，則可以顯著改善轉換器的性能。? 2008 Analog Devices, Inc. All Rights Reserved.其中SNR= 信噪比 (dB)Fa=滿刻度正弦波的模擬輸入頻率tj rms=內部

8、 ADC 抖動和外部時鐘抖動的組合 rms抖動&=ADC的平均差分非線性(DNL)(LSB)N=ADC 的分辨率 (bit) VNOISE rms =ADC 的有效輸入噪聲 如果 tj rms=0，& =0 并且 VNOISE rms=0 ，則上面的公式變為我們所 熟悉的SNR=6.02N+1.76dB 例如，假設 ADC 具有 0.5 LSB 的量化噪聲，并且在測試時模 擬輸入幅度比滿刻度低 0.5 dB 。圖 4 結合了式 2 和式 3，相比 于簡化模型，編碼時鐘抖動將在更低的頻率處影響 SNR 性能。 圖 5. 轉換器性能 vs. 振蕩器電源配置和頻率 由開關電流或者不適

9、當的接地引起的地彈也可能帶來抖動。當 許多門電路同時切換時，開關電流會變大。這可能在電源平面 和地平面上產生電流尖峰，使時鐘電路的閾值電壓或模擬輸入 信號的電平移位。例如：考慮 PCB 走線和接收門電路的輸入端，門電路輸出會具 有 10 pF 的負載。當門電路切換時， 10 mA 的動態電流流 入或流出每個輸出端。10 mA得自10 pFX 1 V/ns,即 CMOS 門電路的典型擺率 （I=C dV/dt） 。 因此，如果 12 個門電路同時切換,則動態電流可能累積達到 120 mA。 這將需要電源引腳提供很大的電流尖峰,而其中一個引腳 是接地的。由引線電阻引起的瞬時壓降（跳動）將影響所 有

10、以該引線作為參考地的電路。 為了減少這些源引起的抖動,應使用良好的布線和適當的電路 布局。重要的一點是將模擬電路和數字電路限制在其各自的區 域中。為確保良好的隔離,每個電路層都應遵循以免受到這些 電路和走線的影響。該原則。理解回流如何相對于源來流動以 及如何避免模擬和數字電路之間的越界或交叉是十分重要的。 總而言之,必須使敏感的模擬輸入和時鐘走線遠離其他電路和 走線, 改善抖動意味著改善擺率 前面已討論了抖動的基礎知識及其可能帶來的影響,現在的問 題是：如何改進系統時鐘或時鐘電路以減少抖動？ 回顧之前的討論,當抖動出現在轉換過程或者時鐘的閾值周期 中時,抖動或噪聲僅能破壞 ADC 的時序,如圖

11、 6 中所示。通 過增加擺率使該邊沿（并且因此使閾值周期）更快,將會使閾 值周期中可能出現噪聲的時間量變小,并使引入系統中的rms（均方根）抖動量變小。圖 4. SNR 是模擬輸入頻率、時鐘抖動和量化噪聲的函數 前面的示例中,模擬輸入信號頻率接近 35 MHz 時,具有 350 fs 抖動的時鐘不會影響 14 bit ADC的SNR。但是在考慮量化噪 聲、輸入信號頻率和輸入幅度的影響后,10 MHz 的信號頻率就應被注意。同樣地,抖動為 100 fs 的時鐘會在低于 100 MHz 的頻率下引起 SNR 的下降。消除抖動 在回顧有關抖動的基礎知識之后,我們將考慮抖動的源。能 夠使得 ADC 時

12、鐘沿變換的任何因素都將引入或影響抖動。這 些因素包括串擾、 EMI （電磁干擾） 、地效應和電源噪聲。 串擾引起的抖動可以出現在任意兩條相鄰的走線上。如果一條 走線承載信號,而附近的平行走線承載變化的電流,則信號走 線中會感生電壓。如果該信號是時鐘信號,則時鐘邊沿發生點 的時刻將發生變化。EMI 輻射引發敏感信號走線上的抖動。 EMI 由開關電源、高壓 輸電線、 RF 信號和其他類似的源產生。與串擾類似, EMI 通 過電磁耦合調整了信號或時鐘的時序。圖 5 說明了電磁干擾對 SNR 的影響。藍色曲線表示 AD944660657075 8085 0 10080604020 120 140 16

13、0 180 SNRFS (dBFS) FREQUENCY (MHz)BASELINE OSCILLATOR OFF BOARDOSCILLATOR ON BOARDOSCILLATOR ON BOARD CHOKED20 45 70 95 1201 10 100 1000 10000SNR (dBFS)INPUT FREQUENCY (MHz)16 BITS14 BITS12 BITS 10 BITS 8 BITS 350fs JITTER NOISE = 0.5 LSBLEVEL = -0.5dBCLOSER TO 10MHz 典型地，通用高性能時鐘振蕩器用于評估 Analog Device

14、s ADC 實現的基線性能(藍色線) 。并非所有該高速轉換器的用戶均 能夠承受高性能溫控低抖動振蕩器所需的成本和空間，但是有 些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可 接受的性能。圖 8 示出了一些成本可接受的器件的性能。 重要的是，由于振蕩器的銷售商不會使用相同的方法描述或測 量抖動，因此在選擇商用振蕩器時應格外注意。確定哪種振蕩 器最適用于具體應用的實用方法是，直接在系統中使用數種振 蕩器并對其進行測試。這可以對性能進行預測(假設振蕩器銷 售商保持合理的質量控制標準) 。更好的方法是聯系振蕩器的 制造商以獲得抖動或相位噪聲數據，并且獲得有關如何最佳地 連接該器件的建議。不正確地

15、連接振蕩器可能會使轉換器的無 雜散動態范圍 (SFDR) 惡化。進一步的改進 如果價格和性能雙優的振蕩器仍不足以滿足要求，可以考慮使 用分頻和 /或濾波。式 4 描述了正弦波振蕩器的輸出： 圖 6. 差分時鐘的閾值 / 轉換區域的放大示圖? 2008 Analog Devices, Inc. All Rights Reserved.應當注意，擺率的增加不會影響原始信號質量，僅會影響通過閾值區域的轉換時間。為了證實這一點，參考圖2b。應當注意，信號擺動越快，在轉換區域中花費的時間就越少。圖7 說明了抖動和擺率之間成反比。與前面的示例結合考慮，對于12 bitADC，輸入信號為 70 MHz時抖動

16、最少為 100 fs rms，對應擺率 為 1V/ns 。( 4 )兩個參數將影響擺率，即信號頻率和幅度(A)。任一參數的增加都將使擺率增加并且將系統時鐘抖動減少到更加理想的數 值。通常增加時鐘頻率更加容易，我們可以使用時鐘分配電路 產生所需的轉換器時鐘速率，并且將其饋送到系統時鐘樹的其 他部分。分頻器在電路元件和電源需求方面將增加成本，并且還將增加 抖動。添加到時鐘信號鏈路的每個有源元件都將增加總抖動。(5) 在使用分頻器時，必須考慮所有相關的參數。 ADI 的典型分頻 器產品是 AD951x2系列，僅使抖動增加約250 fs。除了內建的分頻功能以外， AD951x 還擁有諸如時鐘分配和占空

17、比控制的 功能。值得注意的是，盡管時鐘分頻器增加了總的抖動，但是由于其 使頻率降低，因此它們的輸出抖動在輸出周期中僅占很少的部 分，并且引入更小的誤差。例如，如果鏈路中 100 MHz 的時鐘 源和其他部件貢獻了 800 fs 的抖動(約為 10 ns 周期的 12.5%)， 如果時鐘分頻器將頻率降低到10 MHz，此時分頻器引入 250 fs的抖動，所得到的總抖動為840 fs，小于100 ns輸出周期的1%。由式 5 可看出，最大的抖動貢獻者確定總抖動，因此時鐘源的 最大抖動不應超過最大抖動貢獻者的三分之一，但是沒有必要 比其少很多。實際的選擇取決于應用的性能要求，諸如給定頻 率范圍上的

18、SNR、所使用的系統元件的特性以及尺寸和成本的 限制。減少相位噪聲如式 5 指出的，總抖動是來自時鐘電路的抖動以及時鐘源和其 他插入元件抖動的平方和的平方根(RSS)。因此，如果分頻器圖 7. RMS 抖動 vs. 擺率 因此，使抖動最小意味著提高時鐘邊沿的擺率。一種實現方法 是改進時鐘源。圖 8 在模擬輸入頻率范圍上比較了用作 ADI 最高性能 ADC(16 bit 80 MSPS AD9446) 時鐘源的多個不同的商 用振蕩器。圖 8. 振蕩器的選擇影響 AD9446-80 的性能0200150100500 2 4 6RMS JITTER (fs)INPUT SLEW RATE (V/ns

19、)558580757065600 10080604020 120 140 160 180 SNRFS (dBFS)FREQUENCY (MHz) BASELINEVENDOR 3VENDOR 1VENDOR 4VENDOR 2 器電路由噪聲特別大的時鐘源驅動，由于式 5 主要由最大的抖 動項確定，因此分頻器電路的作用不會體現出來。在該情況下， 可以考慮在時鐘源和分頻電路之間使用無源窄帶濾波器。為了說明濾波的優點，考慮具有 800 fs 抖動的時鐘源。如果時 鐘分頻電路放置在時鐘源和轉換器之間，即使分頻電路性能很 好，抖動也僅能減少到約500 fs。但如果在時鐘源和分頻電路之間放置5% LC帶通

20、濾波器，就可以將抖動減少到250 fs (參看圖 9)。圖 11a. 800 fs 時鐘源的相位噪聲圖線圖 9. 利用時鐘分頻和濾波減少抖動? 2008 Analog Devices, Inc. All Rights Reserved. 為了理解濾波器如何改善正弦時鐘源的抖動，可以在頻域中來 探討抖動并利用相位噪聲圖估計抖動值。盡管計算過程是簡單 的，并且提供了很好的比較方法，但是其并未考慮諸如擺率的 非線性因素。因此，該模型所預測的抖動常常比實際抖動大。如圖 10 所示，將相位噪聲圖劃分為數個頻率區域，并且對每 個區域的噪聲功率進行積分。這可以確定每個區域貢獻的抖動 以及時鐘源的總抖動(通過

21、 RSS 求和)。這些公式中， f0 是載波 頻率。由于圖 10 中的相噪圖為兩個邊帶之一，因此總體相位 噪聲應乘以 2 。圖 11b. 使用具有 5%通帶的帶通 LC 多極點濾波 器的 800 fs 時鐘源的相位噪聲應當注意，抖動性能從 800 fs改善為小于 300 fs。這對應于超 過 12 dB SNR 的改善。5% LCBP 濾波器是易于實現的，但是體積較大并且比較昂貴。 替代方案是使用晶體型濾波器。圖 12 示出了相位噪聲從 800 fs改善為小于 100 fs。與5% LCBP濾波器12dB SNR的改善相比，又增加了 3dB，達到了 15dB。圖 10. 利用相位噪聲計算抖動考

22、慮具有 800 fs 抖動的時鐘源。繪制該時鐘源的相位噪聲圖(圖11 )，這樣可以容易地確定大的抖動來自頻域中哪個位置。在800 fs 抖動的時鐘源的情況中，可以看到頻譜中抖動的主要部 分位于寬帶。因此，采樣系統中減少寬帶噪聲是極為重要的。 在時鐘源的輸出端處使用簡單的具有5%通帶(5% LCBP) 的帶通 LC 多極點濾波器，可以極大地改善性能，如圖 11b 中所示。 圖 12. 使用晶體濾波器的 800 fs 時鐘源的相位噪聲0900800700600500400300200100JITTER (fs)SMGUSOURCEONLYWITHDIVIDERWITH DIVIDERAND FIL

23、TERNOISY SOURCELIMITS PERFORMANCEMATCHES THEDATA SHEET-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 46fs 85fs 787fs0.01 10(dBc)PERCENT OF FUNDAMENTAL FREQUENCY-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 46fs 85fs 241fs0.01 10(dBc)PERCENT OF FUNDAMENTAL FREQUENCY10k 100k 1M 10MA

24、1A2A3A4100M 1GINTEGRATE TO ?2fo = 200MHzA = AREA = INTEGRATED PHASE NOISE POWER (dBc)A = 10log10(A1+ A2 + A3 + A4)fo = OSCILLATOR FREQUENCY (100MHz)RMS PHASE JITTER (RADIANS) ? 2 o 10A/10RMS JITTER (SECONDS) ?2 o10A/102?foFREQUENCY OFFSET (Hz)-180-100-110-120-130-140-150-160-1700.001 0.1 1 10038fs 1

25、6fs4fs 44fs0.01 10 （dBc） PERCENT OF FUNDAMENTAL FREQUENCY式 4 中的 A 項（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為 1:2 或 1:4）的變壓器有較窄的帶寬，提 供了更好的時鐘信號濾波。變壓器還可以將該單端信號轉換為 差分信號，這在目前的 ADC 時鐘輸入接口中是常見的，也是 強力推薦的。應當注意，并非所有的二極管都能發揮良好的作用（圖14）。在相同的條件下進行測量，其中基線是相對于所有其他二極管 的性能最好的二極管的 SNR 曲線。應當仔細閱讀說明書并且 特別注意動態電阻和電容的參數。具有低 R 和 C 值的二極

26、管可 以加快箝位速度。為了證實將晶體濾波器與噪聲源級聯的效果，進行一個實驗， 使用 benchtop 脈沖發生器為 16 bit 100 MHz ADC AD9446-100 提供時鐘。在未進行濾波的情況下，發生器呈現出大于 4 ps 的 抖動，導致 SNR下降超過30 dB。在使用晶體濾波器的情況下， 得到的抖動接近 50 fs,改善后的 SNR接近于技術資料中的 SNR 典型值。圖 13. 晶體濾波器是有幫助的 -即使存在噪聲源 ? 2008 Analog Devices, Inc. All Rights Reserved.晶體濾波器利用其非常窄的通帶區域（通常小于1%）可以將來自許多源的

27、抖動減少到小于100 fs，但是它們也增加了成本，而其體積也大于有源濾波器。還應當注意,晶體濾波器具有5dBm10dBm 的有限的輸入 /輸出范圍。超過該范圍將導致失真, 可能使 ADC 的 SFDR 下降。最后,某些晶體濾波器可能需要 外部元件用于阻抗匹配。濾波器確實可以發揮作用,但是它們 需要額外的元件、嚴格的匹配和額外的成本。表 1 中概述了用于改善擺率的分頻器和濾波器解決方案。 使用背對背 Schottky 二極管在信號進入 ADC 時鐘輸入端時將 信號箝位是明智的。這使得源幅度增加,因此增加了擺率,同 時使得時鐘幅度與轉換器時鐘輸入電平兼容。如果是小時鐘系統或者最后的電路級具有短的走

28、線,可以結合 箝位二極管使用變壓器。變壓器是無源的,不會將抖動添加到 整體時鐘信號中。變壓器還可以為振蕩器信號提供增益,增加 圖 14. 箝位 Schottky 二極管的選擇影響 AD9446-80 的性能這里將 16 bit 80 MSPS ADC AD9446 用作測試平臺；其中增加 了時鐘源中的背對背二極管。圖 15 中示出了用于進行評估的 電路。圖 15. 測量圖 14 中數據的 AD9446 時鐘電路 表 1. 分頻器和濾波器的 trade-off 概述 分頻器 5% LCBP 濾波器 晶體濾波器 優點低成本（$5$20）低頻下的高擺率可以改變占空比時鐘分配芯片=可以獲得更多輸出對于

29、適當的時鐘源，可以實現小于100fs 的抖動較短的前置時間較高的最大輸入功率對于所有時鐘源均可實現超低抖動非常小（50?匹配）缺點最佳情況抖動200 fs250 fs編碼限制在通帶頻率內占空比限制于50%比分頻器昂貴（約$300）編碼限制在通帶頻率內占空比限制于50%成本比 LCBP增加50%為了獲得最佳性能，將帶通 濾波器放置在分頻器前面分頻器可能使情況變壞最大輸出功率受到濾波器插入損耗和 最大輸入功率的限制最大輸出功率受到濾波器插入損耗和最大 輸入功率的限制在定制濾波器時要求很高的最大功率-1400-20-40-60-80-100-1200 45403547dBFS SNR78dBFS S

30、NR30252015105POWER （dBc）FREQUENCY （MHz）LECROY UNFILTEREDLECROY CRYSTAL FILTERED76.582.582.081.581.080.580.079.579.078.578.077.577.00 10080604020 120 140 160 180SNR (dBFS)ANALOG INPUT FREQUENCY (MHz)BASELINE VENDOR 1VENDOR 4 VENDOR 3NO DIODE VENDOR 20.1?F0.1?F0.1?F 0.1?FSCHOTTKYDIODES:HSM2812CLK+50&#

31、177;100±Mini-Circuits?ADT1-1WT, 1:1ZXFMRADCAD9446ANALOGINPUTDIGITALOUTPUTCLK+ CLK 2008 An alog Devices, I nc. All Rights Reserved. 在時鐘硬件接口中減少抖動在與 ADC 的時鐘輸入引腳連接時，可以使用許多電路和解決 方案。然而，式 5另一種常見方法，即使用FPGA，并不能實現技術資料上的性能。FPGA (其常具有提供分頻的數字時鐘管理器(DCM)可以用作一個靈活的門驅動器。然而，如圖 18 所示，使用 AD9446-80 （80 MSPS ADC ）進行測

32、試，該方法導致SNR 顯著下降；例如，能夠實現 13 bit 的 ENOB 。紅色曲線為使用高性 能振蕩器時的基線 SNR，綠色曲線示出了在相同的時鐘下，使 用 FPGA 作為高性能振蕩器和轉換器之間的門驅動器時獲得的 性能與基線性能之間的差異。在 40 MHz 下， FPGA 將 SNR 減 少到 52 dB（8.7 bit 性能），而 DCM 貢獻了額外 8 dB（1.3 bit） 的 SNR 下降。 SNR 下降 29 dB 的性能差異是非常令人擔憂的， 在使用式 1 計算時，意味著 FPGA 驅動器門自身即可帶來約 10 ps 的抖動。 提醒我們，信號鏈路中的每個有源元件（振蕩源、驅動

33、器或扇 出門、分頻器等）將增加 ADC 的時鐘輸入引腳處的總抖動量。 圖 16 示出，增加兩個門（每個門貢獻 700 fs 的抖動）到具有 300 fs 抖動的時鐘源中，在 140 MHz 頻率下會使分辨率從約 12 bit 下降到小于 10 bit 。圖 16. 多個驅動器門增加抖動并且減小 SNR 因此，使時鐘信號鏈路中的元件數目最小有助于降低總的RSS抖動。 還應當注意所選擇的時鐘門的類型。如果希望在較高的模擬輸入 頻率下獲得較好的性能，則簡單的邏輯門可能不是最佳選擇。最 好仔細閱讀候選器件的技術資料并理解相關的參數，如抖動和偏 移。當這些器件與抖動特別低的時鐘源一起工作時，這是非常重

34、要的。例如，在圖 17 中，時鐘源 A 具有 800 fs 的抖動，時鐘源 B 具有 125 fs 的抖動。使用晶體濾波器可以將其抖動分別減少到 175 fs和60 fs。然而，分頻器（或者具有類似抖動參數的門電路） 可能使抖動均增加到 200 fs 以上。這再次說明了在時鐘信號鏈路 中正確選擇和放置時鐘驅動器的重要性。圖 18. FPGA 門驅動電路影響 AD9446-80 的性能 選擇最佳的時鐘驅動器是困難的。表 2 給出了市售的多個驅動 器門所增加抖動的大致比較結果。表格下方給出的建議有助于 獲得優良的 ADC 性能。表 2. 時鐘驅動器門及其增加的抖動邏輯系列 注釋FPGA 33 ps

35、50 ps （僅包括驅動器門， 未包括 DLL/PLL 內部的門） 1 74LS00 4.94 ps274HCT00 2.2 ps274ACT000.99 ps2MC100EL16 PECL 0.7 ps2 AD951x 系列 0.22 ps2NBSG16， ECL 擺 幅 減 少(0.4V )0.2 ps2ADCLK9xx ， ECL 時 鐘驅動器系列0.1 ps21 制造商的說明書2 基于 ADC SNR 的下降換算的值結論圖 17. 門電路將增加抖動 為了實現轉換器的最佳性能，應當理解整個時鐘系統。對于具 有SOURCE0.3ps rmsDRIVER0.7ps rmsSOURCE0.3p

36、s rmsDRIVER0.7ps rmsDRIVER0.7ps rmsSOURCE0.7ps rmsDRIVER0.3ps rmsOUTPUT = (0.32+ 0.72) = 0.76ps rmsOUTPUT = (0.32+ 0.72) = 0.76ps rmsOUTPUT = (0.32+ 0.72+ 0.72) = 1.03ps rmsSNR = 63.5dBSNR = 63.5dBSNR = 60.9dB9.8 BITS!SNR = 20 槍g for fsig nal= 140MHz12?fsignal t jitter 10 90 80 70 60 50 40 30 20 0 1

37、0080604020 120 140 160 180 SNR (dBFS)FREQUENCY (MHz)BASELINE OSCILLATORBASELINE OSCILLATOR THROUGH FPGABASELINE OSCILLATOR THROUGH FPGA WITH DCMVENDOR 1 BASELINEVENDOR 1 THROUGH FPGAVENDOR 1 THROUGH FPGA WITH DCM0800700600500400300200100JITTER (fs)SINE SOURCE A SINE SOURCE BRAW SOURCE FILTER ONL YDI

38、VIDER/FILTER? 2008 Analog Devices, Inc. All Rights Reserved. 有非常高分辨率有抖動限制的 ADC 或者“完美的” N bit ADC 而言，圖 3 以及式 1 和 2 是分析其時鐘要求時非常有用的工具。 如果模擬輸入頻率比圖 3 中的交點高，則必須考慮使用具有更 少抖動的時鐘源和相關電路。可以通過許多方式降低系統時鐘電路的抖動，包括改進時鐘 源、濾波和 /或分頻，以及適當地選擇時鐘電路硬件。應當注意 時鐘的擺率。這將確定在轉換過程中可能惡化轉換器性能的噪 聲量。使該轉換時間最小可以改善轉換器的性能。由于信號鏈路中的每個元件將增加總體抖動，因此應僅使用必要的電路驅動和時鐘分配。最后，不要使用“廉價的”門，它們的性能可能是令人失望的。就象不可能指望價值 $70000 的汽車在使用 $20 的輪胎時獲得出眾的性能一樣。進一步閱讀1.AD6645技術資料2.AD9446技術資料3.Barrow, Jeff. 減小 DC/DC 轉換器中的地彈一些接地要點.Analog Dialogue, 第 41 卷, 第 2 期(2007). pp. 3 - 7.4. Brannon, Brad. 應用筆記 AN-756, 采樣系統和時鐘相位 噪聲和抖動的影響 .5. Brannon,