1、CMOS集成電路閂鎖效應形成機 理和對抗措施作者:日期:摘要：1.0前言1.1閂鎖效應產生背景2.2 CMOS反相器2.2.1反相器電路原理2.2.2反相器工藝結構3.3閂鎖效應基本原理 4.3.1 閂鎖效應簡介4.3.2閂鎖效應機理研究4.3.3閂鎖效應觸發方式6.4閂鎖措施研究6.4.1版圖級抗栓所措施 6.4.2工藝級抗閂鎖措施7.4.3電路應用級抗閂鎖措施95結論9.參考文獻：10III /13個人收集整理，勿做商業用途CMO集成電路閂鎖效應形成機理和對抗措施摘要：CMOS Scali ng理論下器件特征尺寸越來越小，這使得CMO電路結構中的閂鎖效應日益突出。閂鎖是CMO電路結構所固有

2、的寄生效應， 這種寄生的雙極晶體管一旦被外界條件觸發， 會在電源與地之間形成大電流通路，導致器件失效。閂鎖效應已成為CMO集成電路在實際應用中主要失效的原因之一。本文以反相器電路為， 介紹了 CM0集成電路的工藝結構； 采用雙端PNPN吉構模型.較為 詳細地分析了 CMOS!路閂鎖效應的形成機理； 給出了產生閂鎖效應的必要條件與閂鎖的觸發 方式，介紹了在電路版圖級、工藝級和電路應用時如何采用各種有效的技術手段來避免、降低或消除閂鎖的形成，這是 CMO集成電路得到廣泛應用的根本保障。關鍵詞：CMOS集成電路；閂鎖效應；功耗；雙端 pnpn結；可控硅Study on the mecha nism

3、of Latch-up effect in CMOSIC and its coun termeasuresWangxinAbstract: Device cha nnel len gth become more and more short un der CMOS Scali ng,such that latch-up effect in CMOS structure is stand out increasingly. Latch up is aparasitic effect in CMOS circuits. Once the parasitic BJT is triggered,the

4、re willbe high current from VDD to GND, which makes the chip invalidation. Latch upphe nomenon become the main reas on of CMOS IC applied.Based on inverter , the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch up effect in CMOSC. The necessary con

5、ditions and the trigger modeof the latch-up are given . Many meansare introduced to how to avoid , decrease or elim in ate the Latch up effect in layout , tech no logical process andcircuits application level .It guarantee the wide utilization for CMOSIC.Key words： CMOS IC Latch up effect ； power di

6、ssipation； pnpn diode ；thyristor .0刖言CMOS(Complementary Metal Oxide Semiconductor)集成電路是目前大規 (LSI)和超大規模(VLSI)集成電路中廣泛應用的一種電路結構，1963年由萬雷(Wanlass)和薩支唐(Sah)提出，它是將NMOS(N溝道MOS)和PMOS(P溝道MOS) 組臺所形成的邏輯器件.CMOS電路的主要優點是它只有在邏輯狀態轉換時(例如從0到1)才會產生較大的瞬態電流，而在穩定狀態時只有極小的電流流過，當它 應用于數字邏輯電路時，功率損耗可以大幅減少，通常只有幾個納瓦2,31當每個芯片上的器件

7、數目增多時，功率消耗變成一個主要限制因素，低功率消耗就成為CMOS電路最吸引人的特色此外，CMOS結構還有較佳的噪聲抑制能力、很高 的輸人阻抗等特性.相對于傳統的雙極型、NMOS、PMOS結構的集成電路而言， 其優越性是毫無疑問的，隨著集成電路復雜度的增加，制造工藝技術由NMOS工 藝轉到了 CMOS工藝對先進集成電路而言，CMOS技術是最主要的技術.實際上， 在ULSI（甚大規模集成電路）電路中，唯有CMOS能勝任。盡管CMO結構的電路有眾多優點，但它并非完美無缺比如，它的工藝要求 比NMO復雜（需要額外的阱形成技術）、器件占用硅片面積比較大（相對于NMC而 言，難以小型化）更主要的是，CM

8、OS構會形成電路的閂鎖1.2.3 （又稱閉鎖、自鎖、 閘流效應），這是CMO電路與生俱來的寄生效應，它會嚴重影響電路的功能，造 成電路功能混亂甚至電路根本無法工作或燒毀. 這是早期CM0技術不能被接受的 重要原因之一.目前，無論從電路結構還是從制作工藝技術上都采取了一些技術來避免閂鎖 的形成，從而使CMO電路的各種優點得以充分發揮。1閂鎖效應產生背景早在1962年CMOS構就被提出，但其應用被局限于某些特殊的領域， 在這些 應用中，性能和封裝密度并不是主要考慮的因素。隨著技術進步和工藝支持，CMOS 電路已經占據了集成電路市場上很大的份額。 低功耗、無比邏輯設計以及大的噪 聲容限都是CMOS路

9、的優點9。但隨著器件尺寸的不斷縮小，在CMOS構中的一些寄生效應影響也越來越明 顯，閂鎖效應就是一個最突出的例子，而且這種效應對 CMO電路有致命的破壞， 因此，在超大規模集成電路中對閂鎖效應的研究是非常有必要的，它不僅涉及到工藝的改進，促進新工藝的開發，而且與電路版圖的布局結構相關聯， 以提高芯 片的可靠性。一般而言，CPU 口存儲器這些對運算速度和版圖面積要求較高的芯片中對閂 鎖可靠性研究比較多，可以通過工藝改進進行徹底消除， 但這在一定程度上帶來 了成本的增加，而由于這些芯片都是通用芯片，所以工藝改進的成本是可以接受 的。對于一些特殊用途的專用芯片的閂鎖可靠性研究，顯然，改進工藝并不是一

10、 種有效的方法9。功率集成電路由于其高低壓器件的兼容以及某些特殊的應用場合，芯片在實際工作中不可避免會觸發閂鎖，因此對于這種專用集成電路可靠性的研究是非常 必要的，而成本是制約這類芯片的一個最主要的因素，由于在普通的工藝線上也可以完成這類芯片的流水，所以對于功率集成電路中的可靠性研究都是基于版圖 布局布線和保護結構9。2 CMOS反相器2.1反相器電路原理CMOS反相器為CMOS輯電路的基本單元，其結構如圖1所示在CMO反相器中，增強型P勾MO管與增強型N勾MO管的柵極連接在一起，作為此反相器的輸入端； 它們的漏極也連接在一起作為反相器的輸出端.N管的源極與襯底接點均接地，而Pt的源極與襯底則

11、連接至電源供應端（Vdd）。當輸人電壓為低電平時（即 V. =0） , N管關閉，P管導通，輸出端通過P勾道充電至Vdd ；當輸入電壓逐漸升高, 使柵極電壓等于Vdc時，N管導通，P管關閉，輸出端將通過P勾道放電至零電勢可 見該結構實現了反相器的功能Vdd_d IPMOS0CViid:| 1NMOS圖1 CMOS反相器結構圖CMC反相器的重要特性是，當輸出處于邏輯穩態（即VuT或Vdd ）時，兩個MOS 管中僅有一個導通，因此由電源供應處流到地端的電流非常小，相當于器件關閉時的漏電流。事實上，只有在兩個狀態切換的極短時間內，才會有大電流流過（此 時電路工作在放大區）因此與其它種類如N溝道MOS

12、FET雙極型等邏輯電路相比， 其穩態時的功率損耗非常低口2.2反相器工藝結構圖2為P阱CMO反相器的工藝剖面圖2 L為了在CMC應用中能同時將P勾道與N 溝道MOSFE制作在同一片芯片上，需要將兩管隔離.采用一額外的摻雜及擴散步 驟在襯底中形成阱并施以反偏電壓可起到隔離作用。 阱中的摻雜種類與周圍襯底 不同，典型種類有P阱、N阱以及雙阱.圖2為使用P阱技術制作的CMO反相器的剖 面圖在此圖中，P溝道與N溝道MOSFE分別制作于N型硅襯底以及P阱之中.%圖2 P阱COMS反相器工藝剖面圖3閂鎖效應基本原理3.1閂鎖效應簡介閂鎖效應就是指CMO器件所固有的寄生雙極晶體管（又稱寄生可控硅，簡稱 SC

13、R被觸發導通，在電源與地之間形成低阻抗大電流通路， 導致器件無法正常工 作，甚至燒毀器件的現象。這種寄生雙極晶體管存在CMO器件內的各個部分，包 括輸入端、輸出端、內部反相器等3.2閂鎖效應機理研究CMOS!路的阱結構最主要的問題在于閂鎖現象， 它是由寄生的PNP雙端器件 在一定的條件下形成的 山訂。閂鎖往往發生在芯片中某一局部區域，有兩種不 同的情況：一種是發生在外圍與輸入/輸出有關的地方； 另一種是發生在芯片的 任何地方（如由輻射引起的閂鎖），實際應用中較常遇到的是前一種情況。如圖2所示，寄生的PNP雙端器件是由一橫向的PN及一縱向的NP!雙極型晶 體管所組成2。円勾道MOSFET源極、N

14、型襯底及P阱分別為橫向PN雙極型晶體管 的發射極、基極及集電極；N勾道MOSFET源極、P阱及N型襯底分別為縱向NPN 雙極型晶體管的發射極、基極及集電極，其寄生部分的等效電路如圖3所示。Rs及Rw分別為襯底及阱中的串聯電阻每一晶體管的基極由另一晶體管的集電極 所驅動，并形成一正反饋回路，其結構實際上就是一個雙端PNP結結構若再加 上控制柵極，就組成了門極觸發的閘流管（又稱可控硅器件）圖3中一并畫出了 控制柵極I g o雙端PNP結有如圖4所示的負阻特性，該現象就稱為閂鎖效應12即雙端PNPN 結在正向偏置條件下，器件開始處于正向阻斷狀態，當電壓達到轉折電壓Vbf時， 器件會經過負阻區由阻斷狀

15、態進入導通狀態. 這種狀態的轉換，可以由電壓觸發 （I g =0），也可以由門極電流觸發（I g工0）實際電路工作時，閂鎖主要歸因于后 者由圖可見，門級觸發可以大大降低正向轉折電壓1.4。電路進人正向導通后，只要電路中的電流大于維持電流Ih，器件將一直處于正向導通狀態.一旦電流小 于Ih，器件將按原路恢復到正向截止狀態.7圖4 PNPN雙端器件的正向電流電壓特性圖3圖2的P阱結構的等效圖在通常情況下，Vdd和Vss之間產生一個阱一襯底PN吉隔離，只有很小的二極 管電流從之間流過。但當CMO集成電路接通電源后，在一定的外界因素觸發下（如 大的電源脈沖干擾或輸入脈沖干擾，特別是在輻射條件下），Vd

16、d和Vss之間產生一個橫向電流I rs ,從而使P溝道MOSFE區P 周圍的N型襯底電位低于p+源 區。當這個電位差達到一定程度時（大于0.7V時，相當于對PN管注入基極電流）， 橫向PNFf將導通進入放大區。同樣，P阱內的橫向電流IRw產生壓降使寄生的縱 向NP晶體管也導通進入放大區（相當于對NP基極注入電流），這樣就形成了一 個正反饋的閉合回路，此時在外界的觸發消失，在 Vdd和Vss之間也有電流流過， 這就是在外界觸發條件下閂鎖效應形成的過程。由上述分析可知，CMO電路寄生 的雙端PNP器件，相當于一個由噪聲引起的兼有電壓觸發和門級電流觸發的可控 硅器件。串聯電阻Rs和Rwffi大越容易

17、引起閂鎖，下面給出門級電流觸發閂鎖的條 件。假設PN晶體管的共射級放大倍數為,NPN晶體管的共射級放大倍數為12,根據射，集，基的電流關系有21：I g = I RW I B1I C1 = 1I B1I C1 = I RS I B2I II C2 -2 I B2所以I C2 二 -2（ I C1 - I RS）二 - 2 W g - I RW - 1 I RS 該式中Irw，Irs較小，所以Ic2 ”2lg 若21,則I g的反饋量IC2 Ig。這樣，兩個寄生晶體管同時工作，形成正反饋回路，加深可控硅導通，一股 大的電流將由電源流向接地端，導致一般正常電路工作中斷，甚至會由于高電流 散熱的問題

18、而燒毀芯片。CMO電路中的寄生雙極型晶體管部分出現閂鎖，必須滿足以下幾個條件2： 電路要能進行開關轉換，其相關的PNP結構的回路增益必須大于1。 必須存在一種偏置條件，使兩只雙極型晶體管導通的時間足夠長。 以使通過阻 塞結的電流能達到定義的開關轉換電流的水平。一般來說，雙極管的導通都是由 流過一個或兩個發射極/基極旁路電阻的外部激發電流所引起的。 偏置電源和有關的電路，必須能夠提供至少等于PNP結構脫離阻塞態所需的開 關轉換電流和必須能提供至少等于使其達到閂鎖態的保持電流。3.3閂鎖效應觸發方式 輸入或輸出節點的上沖或下沖的觸發，使第一個雙極型晶體管導通，然后 再使第二個雙極型晶體管導通。當流

19、人寄生PNP結構的總電流達到開關轉換電流 時，閂鎖就發生81 當流過阱一襯底結的雪崩電流、光電流及位移電流，同時通過兩個旁路電 阻Rw、Rs時，旁路電阻較大的晶體管先導通。然而要使閂鎖發生，第二個雙極 型晶體管必須導通。同時通過PNP結構的總電流必須達到開關轉換電流訂。 當出現穿通、場穿通時，低阻通路一般發生在電源和地線之間，或者發生在電源和襯底發生器之間。在源一漏發生雪崩擊穿的情況下， 低阻通路發生在電 源和信號線之間，或者發生在信號線和襯底發生器之間。這些來源于穿通、場穿 通或漏結雪崩的電流，一旦PNP結構的電流達到用取消被激發晶體管旁路電阻形 成的三極管結構計算的開關轉換電流時，至少會發

20、生瞬時閂鎖，若總電流也能達到四極管結構開關轉換電流，即閂鎖將維持下去8】。4閂鎖措施研究4.1版圖級抗栓所措施(1) 加粗電源線和地線，合理布局電源接觸孔，減小橫向電流密度和串聯電 阻采用接襯底的環形電源線，并盡可能將襯底背面接，增加電源Vdd和Vss接觸孔，并加大接觸面積.對每一個接Vdd的孔都要在相鄰的阱中配以對應的 Vss接 觸孔，以便增加并行的電流通路.盡量使Vdd和Vss的接觸孔的長邊相互平行.接 Vdd的孔盡可能安排得離阱遠些接Vss的孔盡可能安排在P阱的所有邊上21(2) 晶體管的電流增益的表達式為111:?eWb Wb23.1&十 *；?h Lpe 2LnbLpe =Dpp，

21、Lnb =*Dnh(3.2 )上兩式中，Wb為基區寬度，L為擴散長度，D為擴散系數，為載流子壽命。增 加基區寬度可以有效地降低電流增益。 盡可能使P阱和PMO管的P 區離得遠一些 如，輸出級的NMOBPMO放在壓焊塊兩側，可大大減小PNP勺電流增益。(3) 采用保護環.如圖5所示是采用保護環的反相器剖面圖9 .保護環降低了個人收集整理，勿做商業用途Rs及Rw。增加了 PN管的基區寬度，從而使PNP勺電流增益下降.圖5保護環結構應用于CMO結構(4) 采用偽收集極如圖6所示是采用偽收集極的反相器剖面圖51,偽收集極收 集由橫向PN發射極注入的空穴，阻止縱向NPN勺基極注入，切斷了再生反饋作用 形

22、成閂鎖的通路，相當于有效地減小了 NPNT的電流增益.以上措施的弊端是增加了有源區占用的面積，相對來講，電路的集成密度難以提高。心(+) Vddtl甩襯嵐圖6 偽收集極結構應用于 CMO結構中4.2工藝級抗閂鎖措施由式(3 . 1)、(3 2)可知，降低少數載流子的壽命可以減少寄生雙極型晶體 管的電流增益，一般使用金摻雜或中子輻射技術， 但此方法不易控制且也會導致 漏電流的增加深阱結構中，縱向寄生晶體管的基區寬度較大，可以降低它的電流增益。高能量離子注入以形成倒轉阱，可以提升基極雜質濃度，由式(3 . 1)可知能 降低縱向雙極型晶體管的電流增益在倒轉阱結構中，阱摻雜濃度的峰值位于遠離 表面的襯

23、底中，它同時能降低阱中的串聯電阻 Rw如圖7所示是倒轉阱中離子注 入雜質濃度的分布情況.個人收集整理，勿做商業用途1O1S01C2.0圖7倒轉阱中注入雜質的濃度分布另一種減少閂鎖效應的方法，是將器件制作于重摻雜襯底上的低摻雜外延層中，如圖8所示重摻雜襯底提供一個收集電流的高傳導路徑降低了Rs 若在阱中加入重摻雜的P 埋層(或倒轉阱)，又可降低Ro.%(3圖8避免閂鎖的重參雜襯底和外延層結構實驗證明此方法制造的CMO電路有很高的抗閂鎖能力，閂鎖亦可通過溝槽隔 離結構來加以避開。如圖9所示在此技術中，利用非等向反應離子濺射刻蝕，刻 蝕出一個比阱還要深的隔離溝槽. 接著在溝槽的底部和側壁上生長一熱氧

24、層. 然 后淀積多晶硅或二氧化硅，以將槽填滿.因為N溝道與P溝道MOSFE被溝槽所隔開， 所以此種方法可以消除閂鎖.以上措施都是對傳統CMO工藝技術的改造，更先進 的工藝技術如SOI(Silicon on Insulator)等能從根本上來消除閂鎖產生，但工#藝技術相對來講要復雜一些圖9溝槽隔離應用于雙阱CMO結構4.3電路應用級抗閂鎖措施要特別注意電源跳動，防止電感元件的反向感應電動勢或電網噪聲竄人 CMOS 電路，引起CMOS路瞬時擊穿而觸發閂鎖效應因此在電源線較長的地方，要注 意電源退耦，此外還要注意對電火花箝位 61防止寄生晶體管的EB結正偏.輸入信號不得超過電源電壓，如果超過這個范

25、圍，應加限流電阻因為輸入信號一旦超過電源電壓。 就可能使EB吉正偏而使電路 發生閂鎖輸出端不宜接大電容，一般應小于 0. 01,卩F 7.電流限制.CMO的功耗很低，所以在設計CMO系統的電源時，系統實際需要 多少電流就供給它多少電流，電源的輸出電流能力不要太大.從寄生可控硅的擊 穿特性中可以看出，如果電源電流小于可控硅的維持電流， 那么即使寄生可控硅 有觸發的機會，也不能維持閂鎖可通過加跟流電阻來達到抑制閂鎖的目的.5結論綜上所述，CMO電路具有其它電路無法比擬的低功耗的優點，是在ULSI領域最有前途的電路結構5”但傳統CMO電路的工藝技術會產生與生俱來的閂鎖效 應（當然必須滿足閂鎖形成的三個條件），從而限制了它的應用.一般可以從版圖 設計、工藝過程及電路應用等方