1、填空1、 集成電路的加工過程主要是三種基本操作： 形成某種材料的薄膜；在薄膜材料上形成所需要的圖形；通過摻雜改變材料的電阻率或雜質類型。2、 晶體管有源區、溝道區、漏區統稱為有源區 ，有源區以外的統稱場區 。3、 當 MOS 晶體管加有襯底偏壓時，其閾值電壓將發生變化，襯底偏壓對閾值電壓的影響叫襯偏效應 （或體效應） 。 P914、 MOS 存儲器 分為隨機存儲器（RAM）只讀存儲器（ROM）。MOS 管的 RAM 存儲器分為動態隨機存儲器（DRAM），靜態隨機存儲器（SRAM）。5、 MOS 晶體管分為n 溝道 MOS 晶體管、p 溝道 MOS 晶體管兩類。6、 富 NMOS 電路與富 NM

2、OS 電路不能直接級聯， 但可采取富 NMOS 與富 PMOS 交替級聯的方式（多米諾電路 ）。7、 CMOS 集成電路 是利用NMOS 和 PMOS 互補性改善電路性能的集成電路。在P 型襯底上用 n 阱工藝 制作 CMOS 集成電路。8、 等比例縮小理論包含恒定電場等比例縮小理論（CE）、恒定電壓等比例縮小理論（ CV）、準恒定電場等比例縮小理論（QCE）。名詞解釋1、短溝道效應 ：MOS 晶體管溝道越短，源漏區PN 結耗盡層電荷在總的溝道耗盡層電荷中占的比例越大，使實際由柵壓控制的耗盡層電荷減少，造成閾值電壓隨溝道長度減小而下降。2、多米諾 CMOS 電路：為避免預充 -求值動態電路在預

3、充期間的不真實輸出影響下一級電路的邏輯操作， 富 NMOS 與富 NMOS 電路不能直接級聯， 而是采用富 NMOS 與富 PMOS交替級聯的方式，或用靜態反相器器隔離。3、MOS 晶體管閾值電壓：溝道區源端半導體表面達到強反型所需要的柵壓，假定源和襯底共同接地（對 NMOS）。4、亞閾值電流：在理想的電流-電壓特性中，當VGSVT時，ID=0，而實際情況是當VGSVT時， MOS 晶體管表面處于弱反型狀態，此時ID很小但不為零，此電流稱為亞閾值電流。5、瞬態特性：當加在MOS 晶體管各端點的電壓隨時間變化時，會引起MOS 晶體管內部電荷相應變化，從而表現出電容特性。6、傳輸門陣列邏輯：用傳輸

4、門串、并聯可以構成一個比較規則的電路形式，這種電路形式叫傳輸門陣列。7、集成電路的設計方法：基于PLD（可編程邏輯器件）的設計方法，半定制設計方法，定制設計方法。7.1 、半定制版圖設計：是基于母片的設計，已完成大部分的工藝加工步驟，設計者只需在母片的基礎上根據設計要求進行定制即可。例如基于門陣列的半定制設計（分為基于有布線通道的門陣列和基于無布線通道的門陣列（門海）。7.2 、定制設計方法：分為全定制設計方法，和基于單元的定制設計方法。7.3 、全定制設計方法：全定制版圖設計就是由版圖設計師繪制每一個MOS 管、每一條互連線的圖形并使它符合版圖設計規則要求的一種設計方法。7.4 、基于單元的

5、定制設計方法：整個芯片的設計是基于已預先設計好的電路模塊(稱之為單元 )，設計者只需要利用這些電路單元完成后續設計和驗證即可。8、（補充） ESD 保護：靜電釋放是MOS 集成電路設計中必須考慮的一個可靠性問題，靜電釋放對 CMOS 集成電路的損傷不僅會引起 MOS 器件柵擊穿，還可能誘發電路內部的閂鎖效應，防止ESD 應力損傷的方法是在芯片的輸入、輸出端增加ESD 保護電路。作用是： 一：提供 ESD 電流釋放通路。 二：電壓鉗位， 防止過大的電壓加在MOS 器件上。邏輯表達式畫電路圖1、 二輸入與非門：2、 二輸入或非門：問答題1、 簡述 CMOS 邏輯電路功耗，并簡述含義1.1 、動態功

6、耗 Pd：是電路在開關過程中對輸出節點的負載電容充放電所消耗的功耗，也叫開關功耗。1.2 、短路功耗Psc：在輸入信號上升或下降過程中，在VTNVinVDD+VTP范圍內將使 NMOS 管 PMOS 管都導通，出現從電源到地的直流導通電流，引起開關過程中的附加的短路功耗。1.3 、靜態功耗 Ps：理想情況下， CMOS 邏輯電路靜態功耗為零， 但由于泄漏電流的存在，使實際 CMOS 電路靜態功耗不為零，泄漏電流導致靜態功耗的出現。2、 畫圖并解釋 N 阱 CMOS 閂鎖效應N 阱 CMOS 剖面圖寄生雙極晶體管的等效電路發生閂鎖效應后的I-V 特性由于 N 阱 CMOS 結構中的橫向寄生電路結

7、構，在特定的外部條件下，將發生NPN 晶體管和縱向寄生PNP 晶體管形成正反饋N 阱 CMOS 電路電源和地線之間的低電阻狀態，即發生閂鎖效應。 （或者寫書P27 上的）3、 說明 CMOS 反相器輸入上升時間、下降時間定義3.1 、上升時間（tr ）：輸出從0.1VDD上升到0.9VDD所需要的時間。3.2 、下降時間（tf ）：輸出從0.9VDD下降到0.1VDD所需要的時間。4、 簡述 CMOS 邏輯電路傳輸延遲時間定義、4.1 、輸入延遲時間：從輸入信號上升邊的50%到輸出信號下降邊的50%所經歷的延遲時間。4.2 、輸出延遲時間：從輸入信號下降邊的50%到輸出信號上升邊的50%所經歷

8、的延遲時間。5、 體效應（襯偏效應）如何影響邏輯晶體管閾值電壓5.1 在電路工作時， 加較大負VBS，使源區 -溝道 -漏區相對襯底之間的PN 結反偏， 從而使耗盡層電荷增加， 因而表面達到強反型所需要的柵電壓也增大， 也就是使閾值電壓增大。（ P91）5.2相反，器件截止時，加小的正向襯底偏壓，使閾值電壓減小。6、 CMOS 反相器最大噪聲容限 （VNL輸入低電平噪聲容限；VNH輸入高電平噪聲容限）6.1 、由極限輸出電平定義的噪聲容限（p219）VNL=Voff-0=VoffVNH=VDD-Von6.2 、由單位增益點定義的噪聲容限VNL=VC1-0=VC1VNH=VDD-VC26.3 、

9、由反相器邏輯閾值定義的最大噪聲容限VNLM=Vit-0=VitVNHM=VDD-Vit如果當CMOS 反相器采用對稱設計時，1Vit=VDD1VNLM=VNHM=2VDD（主要在 p219p221 ）其他1、 CMOS 版圖設計規則：為了保證制作的集成電路合格并保證一定的成品率，不僅要嚴格控制各種工藝參數，而且要有設計正確合理的版圖，在設計版圖時必須嚴格遵守的某些限制，稱為版圖設計規則。2、 試說明 MOS 晶體管的亞閾值電流。答 : 在FS2F范圍內， MOS 晶體管處于表面弱反型狀態，這個區域叫做亞閾值區。由于亞閾值區溝道中存在反型載流子，因而電流不為零。3、 可恢復邏輯電路：當輸入邏輯電

10、平偏離理想電平時， 能使偏離理想電平的信號經過幾級電路逐漸收斂到理想工作點，最終達到合格的邏輯電平的電路。4、 為什么說CMOS 反相器是可恢復邏輯電路：CMOS 反相器具有可恢復邏輯性是因為CMOS 反相器的電壓傳輸特性曲線共有這樣的特點 :在穩定的輸出高電平或輸出低電平區， 電路的增益很小， 而在邏輯狀態轉變區電路的增益很大。5、 如圖還應考慮到串聯支路的中間節點電容的影響 .(p241)中間節點電容來源于串聯MOS 管之間的源、 漏區電容。對于下拉(N)串聯支路，為了避免中間節點電容對下降時間的影響，應使晚來的信號接到最靠近輸出節點的MOS 管上。這樣先來的信號使下面(靠近 Gnd )的

11、 MOS 管導通，先對中間節點放電。這樣有利于提高電路的響應速度。6、 畫出實現邏輯功能的電路(動態特性7、 電荷分享 (書上 p266)8、 預充求值電路9、 CMOS 傳輸門（ CPL/DPL）看書)書上 P26410、電路最高工作頻率f=1（書上 p228）2max（ tr,tf ）11、傳輸延遲時間（書上p225 ）電路的平均傳輸延遲時間：tp=tpHL+tpLH、2f，則每級 CMOS 反相器的延遲時間為：1如果測出環形振蕩器的工作頻率為tp=2nf其中 n 是反相器的級數，其為奇數時才會發生振蕩。補充：1、 自對準工藝：利用多晶硅耐高溫、可做離子注入掩蔽物的特性，先制作多晶硅柵，然

12、后以多晶硅柵極做掩蔽物進行離子注入，在柵極兩側形成源、漏區，實現柵-源 -漏自對準工藝。2、 溫伯格布線策略：在全定制版圖設計方法中，輸入和輸出信號與電源線 / 地線平行，與構成 MOS 管的擴散區垂直的一種布線策略。3、 尤拉路徑：在路徑圖中，能達到圖中所有節點并且每條邊都只訪問一次的路徑，稱為尤拉路徑。4、 小尺寸 MOS 晶體管的五個二級效應：短溝道效應，飽和區溝道長度調制特性，窄溝道效應，遷移率退化和速度飽和效應，熱電子效應。5、 請簡述集成電路設計過程中的六個抽象級別和每個級別的表現形式：1.系統級，自然語言描述。2.行為級，可執行程序。3.RTL 級，時序狀態機。邏輯級，邏輯門。5.電路級，晶體管。6.版圖級，多邊形。4.6、 CMOS