1、一種音頻交換混合矩陣設計與實現一種音頻交換混合矩陣設計與實現類別：EDA/PLD音頻交換混合矩陣是各種會議、演播、指揮系統的核心設備，連接不同的音頻輸入、輸出設備，實現音頻的交換及混合功能，并實現音頻信號的控制與調度。 傳統的音頻矩陣通常基于模擬開關電路設計，設計復雜，實現難度較大，不適合構建中大規模交換矩陣。而且，大多數矩陣不具備音量調節及信號混合功能，需要配合調音臺、信號混合器設備使用。 本文提出一種基于FPGA ( Field ProgrammableGate Array)的音頻交換混合矩陣的設計方案。該方案以交換技術原理為基礎，采用數字音頻信號采樣及處理技術，構建交換混合矩陣，實現了1

2、6 16路音頻信號的交換、混合;設計及實現難度小，且可根據系統需求裁減或增加系統交換容量、設置音頻信號采樣精度及采樣速率;每路輸入、輸出信號的音量可以獨立進行控制;還具有輸入輸出延時低、信道間隔離度高、音質好的特點。 1音頻交換混合矩陣的數學模型 1.1交換系統原理 交換技術源于電話通信，其基本任務就是在大規模網絡中實現各用戶之間信息的端到端的有效傳遞。交換技術的原理就是通過設置好的路徑，將源端的數據可控地發往目的端。 對于音頻系統，交換即指將音頻信號從輸入端經過一系列節點轉發到輸出端。 1.2交換混合矩陣數學模型 基于2.1所述交換技術原理，可構建交換系統的一般數學模型。將多輸入輸出的交換系

3、統抽象為一個矩陣P，其輸入和輸出信號抽象為兩個向量( x，y) ，交換系統實現的功能就是將輸入向量通過矩陣的運算轉換為輸出向量: 其中pij 0， 1 ，代表輸入與輸出的對應關系。n和m 分別代表輸入和輸出信號個數。當n = 1時，該系統為單輸入系統;當n 1時，該系統為多輸入系統。 當m = 1時，該系統為單輸出系統;當m 1時，該系統為多輸出系統。 對于一個音頻交換混合系統， pij即代表了某路輸入與某路輸出的對應關系，以及音量信息。最終，單獨的某路輸出信號yj 可以表示為: 本方案的核心技術，是將多路模擬音頻輸入信號轉換為數字輸入向量，并構建數字交換混合矩陣，通過對矩陣的運算得到數字輸出

4、向量， 并將輸出向量轉換為模擬音頻輸出信號，分配至各輸出端口，最終實現音頻交換混合矩陣。 在此，設向量A、B 分別為輸入和輸出音量控制向量，矩陣Q 為控制矩陣，則交換矩陣P變換為: 綜上，構建起系統的最終數學模型為: 其中qji = 0， 1。 由式(4)可知，第j路輸出的最終結果yj 為: 2系統方案設計概述 2.1系統信號流程 根據式( 4)及式( 5) ， 可構建出系統信號流程圖，如圖1所示。 圖1交換混合矩陣系統信號流程圖。 ai 和bj 由音量控制芯片來實現，數/模及模/數轉換分別由專用芯片來實現，矩陣Q 和多路加法器由FPGA來實現。 系統交換容量設定為16 16， 即n = 16

5、， m =16。針對不同系統需求，可擴展或縮減交換容量。 2.2系統硬件設計 由系統信號流程圖可知，系統總體的硬件模塊由輸入音量控制、數/模轉換、交換混合矩陣、模/數轉換、輸出音量控制等組成。系統總體硬件模塊框圖如圖2所示。 圖2交換混合矩陣總體硬件模塊結構框圖。 輸入音量控制芯片選用PGA4311，其增益調節范圍為31.5 dB - 95.5 dB。使用SPI總線對其進行控制。 輸入模/數轉換芯片選用PCM4204，該芯片采用IO接口控制工作模式和參數。具體設置方式見文獻。 輸出數/模轉換及音量控制芯片選用PCM1681，工作于從機方式，使用I2C接口對其進行控制。具體設置及使用方法見文獻。

6、 通過對模/數及數/模轉換芯片的設置，可以根據系統需求調整數字音頻信號的采樣精度及頻率。 本文所述方案實例的采樣頻率為97.7 kHz，采樣精度為24 bit，采用左對齊PCM編碼方式傳輸，其傳輸時序圖如圖3所示。 圖3PCM編碼傳送時序(左對齊)。 2.3FPGA及其程序設計 FPGA內部包含串/并轉換、交換矩陣、混合、并/串轉換、時鐘模塊和矩陣控制模塊，其內部模塊框圖如圖4 所示。FPGA 選用Altera的EP2C35 芯片，其具體參數見文獻。 2.3.1時鐘模塊 時鐘模塊的功能是為串/并、并/串轉換模塊提供統一的全局時鐘。系統需要的時鐘信號有三種，分別是:系統時鐘( SCK) 、位時鐘

7、(BCK)和聲道時鐘(LRCK) ，各時鐘頻率由采樣頻率( fS )決定: 圖4FPGA內部模塊框圖。 本系統中，采樣頻率fS 為97.7 kHz，通過一個50MHz的外部時鐘信號分頻產生上述各個時鐘。 在模塊內建立一個9 bit累加計數器Q，在時鐘信號的上升沿完成一個遞增計數， 當數值計到滿值111111111時， 在下一個時鐘周期將Q 置0。將XCLK、BCK、LRCK輸出分別連接到計數輸出的第0、第2和第8位，并將第3 - 第7位合并成另一個計數輸出S_Count，用于控制串- 并和并- 串轉換的位計數。所以，實際生成的fSCK為25 MHz， fBCK為6.25MHz， fLRCK和f

8、S 為97.7 kHz。 2.3.2輸入串/并轉換模塊 該模塊負責將PCM4204輸入的串行PCM編碼轉換為并行數據，送入交換矩陣模塊進行處理。模塊內部建立通過一個32 bit移位寄存器( S_Buf) ，用來存儲串行數據，根據聲道時鐘(LRCK)的動作來控制并行輸出。串/并轉換流程如圖5所示。 圖5串/并轉換流程圖。 2.3.3矩陣控制模塊 該模塊的功能為:接收外部控制單元的命令，控制矩陣實現轉接操作。FPGA保留10個GP IO作為使能控制端口，定義為表1。 表1矩陣控制端口定義 模塊的輸出是16組16 bit并行數據，形成一個矩陣表。其中，每組數據代表輸出端口，該組中的每個bit代表對應

9、的輸入端口，表中的元素代表相應的輸入與輸出之間的連接關系， 0表示斷開， 1表示連接。 使用時，先選擇需要進行操作的輸入和輸出端口以及操作狀態，然后向EN輸入高電平，觸發控制電路進行工作，將選擇的輸入與輸出信號相連接或斷開。 2.3.4混合模塊 該模塊由數據緩沖寄存器(AdderBuf)和加法器(Adder)兩部分組成。數據緩沖寄存器讀取控制端口( Sel)的狀態，然后判斷各個輸入是否有效，即是否送入到輸出端口。若某輸入端口有效，則將該端口數據直接送入加法器;若無效則送出數據0。 2.3.5交換矩陣模塊 交換矩陣的工作原理是一個16轉256的分配器，將每一路輸入分配為16路，分別送入每一路輸出

10、的混合模塊中。其結構如圖6所示。 圖6交換矩陣模塊結構圖。 2.3.6輸出并/串轉換模塊 該模塊負責將混合模塊輸出的24 bit并并行數據轉化為PCM1681能夠接收的串行PCM編碼。數據傳輸格式與PCM4204相同。模塊內部建立一個24 bit移位寄存器，用來產生串行輸出，根據聲道時鐘(LRCK)的動作判斷讀取并行輸入。并/串轉換流程如圖7所示。 圖7并/串轉換流程圖。 3系統仿真及實現 3.1系統仿真 FPGA總體端口及模塊框圖如圖8所示。 圖8FPGA總體端口及模塊框圖。 由時鐘輸入端(CLK)輸入50 MHz時鐘信號;在交換控制端口送入控制信號，使In_0與Out_0相連， In_1與

11、Out_1相連， ， In_7與Out_7相連，控制信號輸入如圖9所示。 圖9控制信號輸入。 在第一路串行信號輸入端( In_0)的左聲道輸入時序輸入16進制串行數據000000，在右聲道輸入時序輸入111111;同理，在In_1的左聲道輸入時序輸入222222，在右聲道輸入時序輸入333333; ?在In_7的左聲道輸入時序輸入EEEEEE，在右聲道輸入時序輸入FFFFFF。串行數據輸入如圖10所示。 圖10串行數據輸入。 系統的串行輸出端有相應數據輸出， Out_0 端左聲道輸出數據為000000， 右聲道輸出數據為111111，與In_0輸入數據一致;Out_1端左聲道輸出數據22222

12、2，右聲道輸出數據333333，與In_1輸入數據一致; ?; Out_7 端左聲道輸出數據EEEEEE，右聲道輸出數據FFFFFF，與In _7 輸入數據一致。 串行數據輸出如圖11所示。 圖11串行數據輸出。 改變控制端口數據，使In_1的左聲道輸入(數據為222222 ) 與In _ 2 的右聲道輸入(數據為555555)與Out_0的左聲道輸出連接。由圖3 - 5可見，Out_0串行數據輸出變為777777。串行數據混合輸出如圖12所示。 由以上仿真結果可知， FPGA 整體設計能夠實現串行數字音頻信號的交換與混合，達到預期設計要求。 圖12串行數據混合輸出。 3.2系統實現 交換混合

13、矩陣實物照片如圖13所示。 圖13交換混合矩陣實物照片 實物測試時，先將交換混合矩陣接入嵌入式控制系統，利用嵌入式控制系統對其進行控制。采用計算機、MP3、便攜式CD 機、信號發生器等播放的音頻信號作為輸入源，揚聲器及耳機、示波器等作為輸出設備，測試交換、混合及音量調節功能。經測試，輸出音頻信號無明顯失真。在多路音頻信號混合輸出時，仍然可以保證較好的信號質量。輸入輸出延時的測量波形如圖14所示，約為620s。通過逐點測量得到幅頻特性曲線如圖15所示，通頻帶為20 Hz38.44 kHz。 圖14輸入輸出延遲測量波形。 圖15幅頻特性曲線。 測試結果證明，交換混合矩陣能夠正確接受控制系統的命令，完成音頻信號的交換、混合及音量調節功能。 4結論 本文針對音頻交換系統應用需求，提