1、浙師大數理與信息工程學院學 生實 驗 報 告實驗一簡單組合邏輯電路設計1、實驗目的熟悉軟件使用， 了解 CPLD 設計的過程。用畫邏輯圖和直接使用 VHDL 語言的兩種方法進行邏輯設計。2、實驗內容用開關 K7，K8 作為輸入設置，從輸出指示 LED 觀察 OUT21,22,23,24等的變化。3、實驗條件EDA 實驗箱、 QUARTUS2 軟件4、實驗設計原理圖VHDL 源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out2

2、4:out std_logic);end shier;architecture sr of shier isbeginout20=k7;out21=not k7;out22=k7 and k8;out23=k7 ork8;out24=k7 xor k8;end sr;波形仿真實驗二三八譯碼器電路設計1、實驗目的熟悉軟件使用，了解CPLD 設計的過程。用畫邏輯圖和直接使用VHDL 語言的兩種方法進行邏輯設計。2、實驗內容用開關 K1，K2 ，K3 ，K4 作為輸入設置，組成一個高輸出有效的三八譯碼器，從輸出指示LED 觀察 OUT1 到 OUT8 隨 K1，K1 ，K3 置值的改變而引起相應的變

3、化。3、實驗條件EDA 實驗箱、 QUARTUS2 軟件4、實驗設計原理圖VHDL 源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0);end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);ifd=000 theny=0

4、0000001;elsif d=001 theny=00000010;elsif d=010 theny=00000100;elsif d= 011theny=00001000;elsif d= 100theny=00010000;elsif d=101theny=00100000;elsif d=110 theny=01000000;elsif d=111 theny=10000000;else null;end if;end process;end one;波形仿真實驗四四選一數據選擇器電路設計1、實驗目的熟悉和了解VHDL語言涉及數字電路的流程，掌握完整的EDA 設計方法。2、實驗內容用

5、 VHDL 語言編程實現一個四選一電路。開關 K5 ，K6 作為控制端來確定 K1 ，K2 ，K3 ，K4 四個輸入中的一個作為輸入信號，并將結果從 OUT1 輸出。3、實驗條件EDA 實驗箱、 QUARTUS2 軟件4、實驗設計VHDL 源程序library ieee;use ieee.std_logic_1164.all;entity shisi isport( s1,s2,k1,k2,k3,k4:in std_logic;y:out std_logic);end shisi;architecture mux of shisi issignal s:std_logic_vector(1 d

6、ownto 0);beginsyyyynull;end case ;end process;end mux;波形仿真：實驗五全加器電路設計1、實驗目的熟悉 VHDL語言的模塊化設計，了解元件例化和打包調用語句。2、實驗內容用 VHDL語言設計一個半加器電路。然后用元件例化語句調用兩個半加器電路，用結構描述實現一個全加器。3、實驗條件EDA 實驗箱、 QUARTUS2 軟件4、實驗設計VHDL 源程序library ieee;use ieee.std_logic_1164.all;entitybanjia isport(a,b:in std_logic;so,co:out std_logic);

7、end banjia;architecture mux of banjia isbeginso=a xor b;co=a and b;end mux;-半加器library ieee;use ieee.std_logic_1164.all;entity or1 isport(a,b:in std_logic;c:out std_logic);end or1;architecture orr of or1 isbeginccin,b=y,co=z,so=sum);-關聯方式u2:banjia port map(a=ain,b=bin,co=x,so=y);-關聯方式u3:or1 port map

8、(a=x,b=z,c=cout);-關聯方式end quanjia;波形仿真實驗六交通燈電路設計1、實驗目的熟悉軟件使用， 了解 CPLD 設計過程。 設計邏輯電路， 完成交通燈控制邏輯。2、實驗內容1、設計電路，交通燈控制邏輯2、了解狀態變化電路的設計3、實驗條件EDA 實驗箱、 QUARTUS2 軟件5、實驗設計VHDL 源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jiaotongdeng isgeneric(cnt_green1:integer:=25;-定義主通道綠

9、燈亮的時間25 秒cnt_yellow1:integer:=5;-定義主通道黃燈亮的時間5 秒cnt_green2:integer:=15;-定義支路綠燈亮的時間15 秒cnt_yellow2:integer:=5);-定義支路綠燈亮的時間5 秒port(clk,rst:in std_logic;-時鐘信號、復位信號lgt1_yellow :out std_logic;-主通道黃燈控制信號lgt1_green:out std_logic;-主通道綠燈控制信號lgt1_red:out std_logic;-主通道紅燈控制信號lgt2_yellow:out std_logic;-支路黃燈控制信號l

10、gt2_green:out std_logic;-支路綠燈控制信號lgt2_red:out std_logic);-支路紅燈控制信號end jiaotongdeng;architecture art of jiaotongdeng istype states is-狀態機(st0,st1,st2,st3);signal state:states:=st0;-狀態機的各種狀態signal cnt:integer range 0 to 30:=0;-定義計數器signal cnt_en:std_logic:=0;beginprocess(clk,rst,cnt)begin-計數使能信號if rst

11、=1thenstate=st0;cnt=0;-復位信號有效則執行復位操作elsif (rising_edge(clk) thenif cnt_en=1then-時鐘上升沿到來cnt=cnt+1;Else-計數器計數cntif cnt=cnt_green1 then-主通道綠燈亮了25 秒轉換到狀態1state=st1;elsestateif cnt=cnt_yellow1 then-主通道黃燈亮了 5 秒轉換到狀態2state=st2;elsestateif cnt=cnt_green2 then-支路綠燈亮了15 秒轉換到狀態3state=st3;elsestateif cnt=cnt_ye

12、llow2 then-支路黃燈亮了5 秒轉換到狀態0state=st0;elsestate-狀態lgt1_green=1;lgt1_yellow=0;lgt1_red=0;lgt2_green=0;lgt2_yellow=0;lgt2_red=1;0 時主通道綠燈亮，支路紅燈亮ifcnt_en=1;cnt=cnt_green1 then-開始計數cnt_en-狀態-到 25 秒停止計數0 時主通道黃燈亮，支路紅燈亮lgt1_green=0;lgt1_yellow=1;lgt1_red=0;lgt2_green=0;lgt2_yellow=0;lgt2_red=1;cnt_en=1;if cnt=cnt_yellow1 then-開始計數cnt_en-狀態 0 時主通道紅燈亮，支路綠燈亮lgt1_green=0;lgt1_yellow=0;lgt1_red=1;lgt2_green=1;lgt2_yellow=0;lgt2_red=0;cnt_en=1;-開始計數ifcnt=cnt_green2 thencnt_en-狀態0 時主通道紅燈亮，支路黃燈亮lgt1_green=0;lgt1_yellow