1、哈工大數電大作業作者: 日期:氓Harb ini數字電子技術基礎大作業課程名稱:數字電了技術基礎設計題目:血型與狀態機哈爾濱工業大學血型邏輯電路設計實驗目的1.2.3.4.掌握采用可編程邏輯器件實現數字電路與系統的方法。 掌握采用Xilinx_ISE 軟件開發可編程邏輯器件的過程。 學會設計血型能否輸血的數字電路。掌握Verilog HDL描述數字邏輯電路與系統的方法。設計要求1. 采用BASYS2開發板開關，LED,數碼管等制作驗證能否輸血的電路。2. 采用Xilinx ISE 軟件進行編程、仿真與下載設計到BASYS2開發板。電路圖1.電路模塊圖（簡化）x1M/ %ENP1Qrk/Xl應用

2、:xuexi ngcru3 OfSl-Oii>E13(3 01型 Tc7Qxuexing2. 內部電路組成（簡化）Kl-1濁_ /E.en«hrfcjw E aiawfJHfirtC'11«_«t).zk*.f-*Wd.q H y.aw.5x>.e<0®00.w . VoM)UaM2a>FnM(c_rv_Fccx>rB2-!->>=8UM“？r*_ 汛 E D_©rfyx)o_i BanC2>1tr 尸» .aMTO, JBO_F .»nC9Q11rA3-4J- 憐 b

3、f 氓A ent GM *<10090lM_b_1_«i«0n«_vrv «M_L,1_3a0»MOl0fld?MP 3MDM» «* F 3*d00001tr”6 *40001 E e .mWoil r I JorVUtfjaJJV jvW«1MegAMftll*> g O<l>1-az>1OVT*JP w 05 曲 >1ouie. p0UT*-2> knfi00fnpOU I w_fnpMCbi ajyOUTSjbor(XUGJBDOUTGjai p0UT4>_i

4、»n8T>-_pOUT®OUT©mo0U2> «npOUT'U> «naOUTSour®ED四編程1.源程序module xuexi ng(M, N, P, Q, E,F,G,OUT,CTL,clk,bi); inp ut M;input N;input P;input Q;input clk;out put E;out pu t3:0 F;out pu t3:0 G;out pu t7:0 OUT;out pu t3:0 CTL;reg E;reg3:0 F;reg3:0 G;reg7:0 OUT;reg7

5、:0 OUT1;reg7:0 OUT2;reg7:0 OUT3;reg7:0 OUT4;reg3:0 CTL=4'b1110;out put bi;reg bi;in teger clk_c nt;reg clk_400H z;400Hz掃描信號發聲信號always (po sedge clk)if(clk_cnt=32'd100000)beginclk_cnt <= 1'b0; clk_400Hz <= clk_400H z; end elseclk_cnt <= clk_c nt + 1'b1;/位控制reg clk_1H z;in teg

6、er clk_1Hz_c nt;/1Hzalways (po sedge clk)if(clk_1Hz_cnt=32'd25000000-1) beginclk_1Hz_cnt <= 1'b0; clk_1Hz <= clk_1H z; endelseclk_1Hz_cnt <= clk_1Hz_cnt + 1'b1; always (p osedge clk_400Hz)CTL <= CTL2:0,CTL3;/段控制always (CTL)case(CTL)4'b0111:OUT=OUT1;4'b1011:OUT=OUT2;4&

7、#39;b1101:OUT=OUT3;4'b1110:OUT=OUT4; default:OUT=4'hf; endcasealways (M or N or P or Q)beginE=(P&Q)|(M&N)|(M&Q)|(N&P); /選擇能否輸血case(E)1: beginOUT1=8'b10001001;OUT2=8'b01100001;OUT3=8'b01001001;OUT4=8'b11111111; bi=clk_400H z;end 0: beginOUT1=8'b00010011;OUT

8、2=8'b00000011;OUT3=8'b11111111;OUT4=8'b11111111; bi=clk_1H z;endendcase end顯示輸入輸出血型顯示輸入輸出血型always (M or N or P or Q) / beginif(M=1 &&N=0) F=4'b1000;else if(M=0&&N=1)F=4'b0100;else if(M=1 &&N=1) F=4'b0010;elseF=4'bOOO1;endalways (M or N or P or Q) /

9、 beginif(P=1 &&Q=0)G=4'b1000;else if(P=0&&Q=1)G=4'b0100;else if(P=1 &&Q=1)G=4'b0010;elseG=4'bOOO1;end en dmodule2.管腳定義程序NET "M" LOC=N3;NET "N" LOC=E2;NET " P" LOC=L3;NET "Q" LOC=P11;NET "E" LOC=B2;NET "OUT

10、7" LOCNET "OUT6" LOCNET "OUT5" LOCNET "OUT4" LOCNET "OUT3" LOCNET "OUT2" LOCNET "OUT1" LOCNET "OUT0" LOCNET "CTL3" LOCNET "CTL2" LOCNET "CTL1" LOCNET "CTL0" LOCNET "clk" LOC=B

11、8;NET "F3" LOC=G1;NET "F2" LOC=P4;NET "F1" LOC=N4;NET "F0" LOC=N5;NET "G3" LOC=P6;NET "G2" LOC=P7;NET "G1" LOC=M11;NET "G0" LOC=M5;NET "bi" LOC=B6;L14；H12;N14;N11;P12;L13;M12;N13;K14;M13;J12;F12;五仿真圖INamel&

12、ftOsocM rj P|2(W HE 14)0 左I i I E I I I I I I I h I I h六下載設計到BASYS開發板與實物圖實物圖:附：程序流程：1. 基本電路設計用MN表示輸入血型，PQ表示受血者血型其中 10表示A型，01表示B型，11表示AB型，00 表示0型。用E表示能否輸血，1表示能，0表示不能。MNPQEMNPQE00001100000001110010001011010100111101110100011000010111101001100111000111111111則卡諾圖為:11101111P 10011_ 表達式為：E PQ MN MQNP則設計一個

13、四輸入一輸出的電路 其邏輯電路圖為LED上便可以完成設計通過此電路圖，編寫程序，把輸入引腳定位到開關上，把輸出引腳定位到一個 任務。2. 項目創新（1）僅使用一個LED的亮與滅來表示能否輸血效果不明顯，為了加入一個更明顯顯示能否輸血no。的指示，所以就用到了 Basys2板子上自帶的數碼管，使其在能夠輸血時顯示 yes,不能輸血時顯示 觀察硬件電路圖發現，數碼管只由一個片選端控制，所有如果使數碼管顯示不同字母，則需要利 用人類的視覺暫留效應進行循環掃描，來使數碼管來顯示不同的信息。（2）為了增強能否輸血的提示效果，所以加入一個蜂鳴器，用聲音提示能否輸血。當系統開啟 切能輸血時，蜂鳴器輸出一低音

14、震蕩，當不能輸血時，蜂鳴器輸出高音報警，提示不能輸血。（3） 在加入蜂鳴器報警與數碼管之后，使用 LED來表示能否輸血已經多余，而且別人無法判斷 輸血與受血分別是什么血型，所以把 8個LED分成兩組，其中第一組表示輸血血型，第二組表示受血 血型，第一個燈表示 A型，第二個燈表示 B型，第三個燈表示 AB型，最后一個燈表示 0型。時序邏輯電路設計實驗目的1. 掌握采用可編程邏輯器件實現數字電路與系統的方法。2. 掌握采用Xilinx_ISE 軟件開發可編程邏輯器件的過程。3. 學會設計狀態機時序邏輯電路。4. 掌握Verilog HDL描述數字邏輯電路與系統的方法。設計要求1. 采用BASYS2

15、開發板開關，LED,數碼管等制作驗證能否輸血的電路。BASYS2開發板。2. 采用Xilinx ISE 軟件進行編程、仿真與下載設計到電路圖1. 電路模塊圖Ghixurt-Shixu2. 內部電路組成Li|"PE*KrtCDn m c* lUi naorn"* 1機誼I*殊I純'IT Tr滬5：r 七 fWA"L=inntB(- M rs«ili8i E : K* rl4SKH tj*BX slillsouh?(so- -corp-14rsufts frrt7r«KSI<* %il r ；-7ftce0*eeir-si>&g

16、t;*Bfs-811cousclus-23*sesstfficouhrouIn#XYX2ARIftQ»ln3v 288 99IOVV心OUT*T> imftOIJT<I- imp J：C4|Tcl>jmp0UV«2»“Q5drLOuTZIZjipOVT<>JwOUT<43<«fiOUT<4* WOUT-A*-T>cnn0”.<xn5OUT.OUL«WCM»*> ，OU1 .05 .MHOUl jamoi OUT inriONJl二NOMT.HO 1>V.OUW04

17、» He8T.«wnH$OU*. JKMOO H OUT MD0C41缶二 flW-y四編程1.源程序module Shixu(clk,o p,di n,B,C,D,E,F,G,H,l,BI,OUT,CTL);input clk;input din;out put BI,o p;out pu t7:0 OUT;out pu t3:0 CTL;output B,C,D,E,F,G,H,I;reg7:0 OUT;reg7:0 OUT1;reg7:0 OUT2;reg7:0 OUT3;reg7:0 OUT4;reg3:0 CTL=4'b1110;reg B,C,D,E,F

18、,G,H,I;reg1:0 curre nt_state ,n ext_state;reg op ,BI;parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;reg clk_1Hz,clk_400H z;in teger clk_1Hz_c nt,clk_c nt;always (po sedge clk)if(clk_1Hz_cnt=32'd25000000-1)beginclk_1Hz_cnt <= 1'b0;clk_1Hz <= clk_1H z;endelseclk_1Hz_cnt &l

19、t;= clk_1Hz_cnt + 1'b1; always (po sedge clk) if(clk_cnt=32'd100000)beginclk_cnt <= 1'b0; clk_400Hz <= clk_400Hz; endelseclk_cnt <= clk_c nt + 1'b1;reg clk_05Hz;in teger clk_05Hz_c nt;always (po sedge clk)if(clk_05Hz_c nt=32'd50000000-1) beginclk_05Hz_cnt <= 1'b0;

20、 clk_05Hz <= clk_05H z; endelseclk_05Hz_cnt <= clk_05Hz_cnt + 1'b1; reg clk_2H z;in teger clk_2Hz_c nt; always (po sedge clk)if(clk_2Hz_cnt=32'd12500000-1)beginclk_2Hz_cnt <= 1'b0;clk_2Hz <= clk_2Hz;endelseclk_2Hz_cnt <= clk_2Hz_cnt + 1'b1; reg clk_4H z;in teger clk_4H

21、z_c nt; always (po sedge clk)if(clk_4Hz_cnt=32'd6250000-1)begin clk_4Hz_cnt <= 1'b0; clk_4Hz <= clk_4H z;endelseclk_4Hz_cnt <= clk_4Hz_cnt + 1'b1; reg clk_40H z;in teger clk_40Hz_c nt;always (po sedge clk)if(clk_40 Hz_cn t=32'd1250000-1)begin clk_40Hz_cnt <= 1'b0; clk

22、_40Hz <= clk_40H z;endelseclk_40Hz_cnt <= clk_40Hz_cnt + 1'b1; always (p osedge clk_400Hz)CTL <= CTL2:0,CTL3;always (po sedge clk_05Hz)begincurre nt_state<=n ext_state;end always (CTL)case(CTL) 4'b0111:OUT=OUT1;4'b1011:OUT=OUT2;4'b1101:0UT=0UT3;4'b1110:0UT=0UT4;defaul

23、t:OUT=4'hf;endcasealways (curre nt_state or din) begincase(curre nt_state)S0: beginop=0;B=1;C=1;D=0;E=0;F=O;G=O;H=O;I=O;OUT1=8'b01001001;OUT2=8'b00000011;OUT3=8'b11111111;OUT4=8'b00000011;BI=clk_1H z;if(di n=0)n ext_state=S0; elsen ext_state=S1;endS1:beginop=0;B=0;C=0;D=1;E=1;F=0

24、;G=0;H=0;I=0;OUT1=8'b01001001;OUT2=8'b10011111;OUT3=8'b11111111;OUT4=8'b00000011;BI=clk_2H z;if(di n=0)n ext_state=S0;elsen ext_state=S2;endS2: beginop=0;B=0;C=0;D=0;E=0;F=1;G=1;H=0;I=0;OUT1=8'b01001001;OUT2=8'b00100101;OUT3=8'b11111111;OUT4=8'b00000011;BI=clk_4H z; i

25、f(di n=0)n ext_state=S0;elsen ext_state=S3;endS3:beginop=1;B=0;C=0;D=0;E=0;F=0;G=0;H=1;l=1;OUT1=8'b01001001;OUT2=8'b00001101;OUT3=8'b11111111;OUT4=8'b10011111;BI=clk_40H z;if(di n=0)beginn ext_state=S0;end elsen ext_state=S3;enddefault:beginop=0;B=1;C=1;D=0;E=0;F=0;G=0;H=0;I=0; n ext

26、_state=S0;endendcase end en dmodule2.管腳定義程序NET "d in" LOC=N3;NET "o p" LOC=C6;NET "B" LOC=G1;NET "C" LOC=P4;NET "D" LOC=N4;NET "E" LOC=N5;NET "F" LOC=P6;NET "G" LOC=P7;NET "H" LOC=M11;NET "I" LOC=M5;NET "clk" LOC=B8;NET "BI" LOC=B6;NET "OUT7" LOC = L14;NET "OUT6" LOC = H12;NET "OUT5" LOC = N14;NET