1、Cadence16.5學習筆記之（一）器件庫、原理圖 在這里將記錄自學Cadence16.5的點點滴滴，雖然入門比較難，但是不涉及PCB及PCB封裝的操作還是比較簡單的。一、簡單快捷鍵R旋轉器件方向(選中時)V元件的鏡像（水平）H元件的鏡像（豎直）F放置電源G放置地W放置連線J放置節點N放置網絡標號T放置文本備注（Ctrl + Enter:換行）B放置總線X放置電器不連接F4自動放置線，一直按一直放。元件的復制：Ctrl + C或按住Ctrl，拖動元件即可。放置全局網絡標號(級聯多個原理圖)：PlaceOff-Page Connector放置線、總線時，任意角度走線按住Shift鍵，

2、再走線。二、查找元件、網絡連接等對整個工程、或單個的頁面進行如下類似操作。Edit->Browse->Parts：原理圖畫好了，選中工程，檢查、查找定位器件Edit->Browse->Nets：網絡連接，對于檢查電源連接有幫助Edit->Browse->Off-Page Connector：顯示工程中所有，原理圖頁面之間的網絡連接（即歸納顯示出所有全局網絡標號）Edit->Browse->DRC Markers:DRC檢查，顯示出DRC電器檢查的錯誤。（刪掉這些錯誤：Tools->Designe Rules Cheak->Yes-&g

3、t;Action->Delete existing DRC marker->Yes）Ctrl + F：搜索定位元件、網絡，如在PCB布局、布線時（勾選）。以下類型選項：Parts:查找元件Nets:查看網絡連接Power/GND:查看電源、地的網絡連接Flat Nets:查看電源、地的網絡連接(功能更強大)三、元件的更新或替換選擇工程對話框中的File ->Design Cache->右鍵->Replace Cach->.->是否保留元件的遺留屬性，可以將封裝更新過來同樣的操作，如果器件庫中器件屬性有改動，則更新元件（但不能將封裝更新過來）：File

4、->Design Cache->右鍵->Updata Cach四、選中元件1、單個選中、Ctrl + 選中元件、區域選中（整體移動），移動時電氣連接是存在的，如果按住Alt再移動，則電氣連接斷開。2、修改元件屬性3、批量添加元件封裝：單個修改，雙擊添加單個批量修改：修改元件庫的封裝屬性好>用Replayce的方法所有批量修改：選中頁或工程的，Edit Object Properties五、生成網表(非常重要，不能出任何錯誤)1、檢查工程所有電氣連接（Design Rulse Cheak）2、工程全部重新索引編號（Unconditional reference updat

5、a:無條件重編）3、創建網表：Creat NetList>PCB Editor>默認設置OK:等待網表生成結束六、生成元件清單、制作PDF原理圖1、法1元件清單：Report>CIS Bill of Materials>Standard，選擇所需要的輸出屬性(快捷鍵:Shift + S)2、法2元件清單：Tools>Bill of Materials>默認OK3、打印原理圖： 根據需要設置打 印要求。布線技巧之單點接地（一）單點接地單點接地有兩種類型，一種是串聯單點接地，另一種是并聯單點接地。串聯單點接地中，許多電路之間有公共阻抗，因此相互之間由公共阻抗耦合

6、產生的干擾十分嚴重。串聯單點接地的干擾：A點的電位是：VA = ( I1 + I2 + I3 ) R1A點的電位是：VB = ( I1 + I2 + I3 ) R1 + ( I2 + I3 ) R2C點的電位是： VC = ( I1 + I2 + I3 ) R1 + ( I2 + I3 ) R2 + I3 R3從公式中可以看出，A、B、C各點的電位是受電路工作電流影響的，隨各電路的地線電流而變化。尤其是C點的電位，十分不穩定。這種接地方式雖然有很大的問題，卻是實際中最常見的，因為它十分簡單。但在大功率和小功率電路混合的系統中，切忌使用，因為大功率電路中的地線電流會影響小功率電路的正常工作。另外

7、，最敏感的電路要放在A點，這點電位是最穩定的。另外，從前面討論的放大器情況知道，功率輸出級要放在A點，前置放大器放在B、C點。解決這個問題的方法是并聯單點接地。但是，并聯單點接地需要較多的導線，實踐中可以采用串聯、并聯混合接地。再強調說明一點：單點接地:所有電路的地線接到公共地線的同一點，進一步可分為串聯單點接地和并聯單點接地。最大的好處就是沒有地環路，相對簡單，但是地線往往過長，導致地線阻抗過大。兩個機箱的接地共用一個接地點，電位相同 當然不會有環路電流了，因為構不成環路。但是對于靜電防護不利，設備外殼之間地線串聯必將接地電阻加大，建議：設備還是單獨接地，共用接地網，例如：用扁鋼把各處的接地

8、體連接起來。1、板框倒角：Manufacture->dimation/draft->chamfer 線性拐角Manufacture->dimation/draft->fillet  弧形拐角2、封裝時候設置高度：peckage geometry/ Place_bound_top 下設置setup-areas-package Height/3、走圓弧線：原件自動對齊在placementedit模式下，選中需要對齊的器件，右鍵有align compement選項1.選中Setup>Application Mode>Placement Edit mode

9、2.按“CTRL”鍵，選中需要對齊的所有對象。3.點擊右鍵右，或者在空白處按住Shift右鍵單擊，選擇Align component. 注意，如果元件散落成X,Y方向都有可能對齊的樣式，軟件會選擇其中不會造成Align后元件重疊的那種方向進行對齊。（對齊的方向好像不能設置）  4.右鍵選擇“done”，表示元件對齊結束, # d8 G) Y, F- ( |6 G7 ; 2 p3 n因為倒進的dxf不一定是閉合的。所以第一步定要做。還有就是注意倒入時的單位，要和dxf單位一致。，1、導出CAD文件1、要確保你的零件里面place_bound_top里面是有加零件高度的2，在a

10、llegro里面把板子的厚度信息都填進去。3，export出來 emn,emp文件，然后再import PRO-E里面。4，也轉個DXF文件來了，再import PRO-E，這樣結合看，就更清楚了allegro 導出CAD所需文件file- export -DXF OUT1 文件名稱要和和所出層gerber 文件名稱相同2、lib 要手動加載，相同的名稱gerber文件，點OK3按照下圖的標示的各個步驟依次選擇，最后ok即可4、export 導出即可不規則板框的routekeepin 生成1、首先在outline 下做出不規則板框。2、copy outline 應移動相對位移的命令 ，移動一個

11、相對位置，然后 Zcopy 命令，選擇outline 下縮進0.5 mm，然后刪除copy的 原來邊框，剩縮進的現有邊框。3、利用shape-Compose shape 命令 ，將邊框圖 轉換成 routekeepin 下的銅。然后再將其移動回板內即可。由板框得到route keepin1  先要把outline 做成一個完整的外形  shape -compose shape            Active class選Board Geonmetry 

12、        Add shape to subclass選Outline       選中outline 點鼠標右鍵，DONE 2   點擊 Edit 下的 Z-COPY shape      G  j6 y7 a1 E3 # D* M* B0 p9 z6 $ Z    copy to class/subcalss選 rutekeepin  和all

13、60;- h7   A2 |: , s    size 選contract    c/ t! D2 / G    offset 輸入相關數值。8. Hilight時的兩種不同的顯示方式（實線和虛線）1) 在setup>user preferences>display中,勾上display_nohilitefont,則以實線顯示,不勾則虛線顯示,實線比較容易看清10. Color and Visibility 視窗過長,有的人在使用一陣子后會發現Color and Visibility

14、 視窗過長不好關掉其視窗,這時有兩個方法可解決.1) 關掉 Allegro程式然后刪掉pcbenv路徑下的allegro.geo,再進 Allegro 就會重設其視窗2) 將Allegro.geo 檔中的Form.cvf_main 改其值  60  40  0  43012. 當我們要RENAME背面元件時不成功1) 選Edit/property,選中背面所有元件（FIND中選component）,分配一個auto_rename屬性,然后再rename一次.13. Rename1) Setup/user prefe

15、rence editor/misc/fst_ref_des可以設數值如501，它代表的意思是元件Rename后是從501開始如C501,R501等等14. 我們在走線時經常碰到這樣的問題走線時候我們渴望RATS顯示隨著走線而改變以便走線 Setup/Drawing options之Display中的Ratsnest Points有兩選項1) Pin to Pin (Rats在Pin之間顯現)2) Closest end point (Rats隨走線改變顯示)24. 對於VCC,GND等這些線寬要求較高的信號, 在pin腳比較小,比較密的IC上走這些信號時就很容易產生line to line的錯

16、誤,如果只是單純的把線寬改小了來走也會產生L/W的錯誤.1) 在設這些信號的rule時,在constrain system master下的physical (line/vais)rule set etch value下,把min line width設為VCC, GND等信號一般要走的線寬值,2) min neck width設為那些特殊IC能走的線寬值,3) max neck length設為這段線寬減少了的線可以走多長.4) 然后在這些信號套上這個rule.以后在走線時就可以把特殊IC上的VCC,GND等信號的線寬改為剛才所設的那個min neck width值而不會出錯.26. 做金手

17、指零件時REF等五項內容擺放的層面（Assembly_Top OR Assembly_Bottom）1) 當金手指的兩面做成同一個零件中時REF等五項內容只放在Assemble_top 層2) 當金手指的兩面分開來做成兩個零件對於Top層的零件其REF等五項內容放在Assembly_Top層對於Bottom層的零件其REF等五項內容放在Assembly_Bottom層29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.1) 在setup>drawing size>type去變換工作平臺的格式到可以使用Z_COPY的格式,用后再變回來即可.可省

18、去subdrawing的繁瑣.40、區域規則設置1、設定特定區域的規則，例如，對于BGA器件的引腳處需要設置線寬要窄一些，線間距也要窄一些。2、setup > constraints > constraint areas > 選中arears require a TYPE property > add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area > 在制定區域畫一個矩形 > 點擊矩形框，調出edit property > 指定間距（net spacing type）和線寬(ne

19、t physical type) > 在assignment table進行指定41、創建總線1、打開約束管理器（electronical constraint spreadsheet）2、顯示指定網絡飛線：Display > show rats > net 然后在約束管理器中選擇要顯示的網絡3、如果要設置等長線，但是在線上有端接電阻，那么需要進行設置（x net），使得計算的時候跨過端接電阻。這就需要為每一個端接電阻設置仿真模型庫，設置完成以后，就可以在約束管理器中的看到網絡變為了x net4、添加信號仿真模型庫：Analyze > SI/EMI Sim > L

20、ibrary 添加模型庫 > Add existing library > local library path5、對每個新建添加模型：Analyze > SI/EMI Sim > Model 會顯示出工程中的器件，然后為每個器件添加仿真模型。對于系統庫里面的元件有自己的模型庫，可以利用Auto Setup自動完成。對于系統庫里面沒有的模型，選擇find model6、在約束管理器中，點擊object > 右鍵，即可利用filter選擇需要選擇的網絡，可以選擇差分對，x net等。7、創建總線：在約束管理器中，選擇net > routing > wir

21、ing 然后選擇需要創建為總線的網絡 > 右鍵，create > bus44、線長約束規則設置1、對線長的要求，實際就是設置延時，可以按照長度來設置，也可以按照延時來設置2、打開約束管理器 > Electronic constraint set > All constraint > User defined 選擇在設置拓撲結構時設置好的網絡 > 右鍵選擇SigXplore > 在pro delay里選擇。也就是說如果要想設置線長約束，需要先定義一個拓撲結構，然后再指定這個拓撲結構的網絡約束。45、相對延遲約束規則設置（即等長設置）1、在設置相對延遲約束

22、之前也需要先建立拓撲約束2、在拓撲約束對話框 > set constraint > Rel Prop Delay 設定一個新規則的名稱 > 指定網絡起點和終點 > 選擇local（對于T型網絡的兩個分支選擇此選項）和global（對于總線型信號）57、后處理1、添加測試點2、重新編號，便于裝配。在原理圖設計時時按照原理圖中的位置進行編號的，但是這樣在PCB中編號就是亂的。這就需要在PCB中重新編號，然后再反標注到原理圖，步驟：Logic > Auto Rename Refdes > rename > more 可以設置重新編號的選項 選擇preserv

23、e current prefixes即保持當前的編號前綴。3、最好是在布線之前，對元件進行重新編號，否則，如果是在布線完成后再重新編號，可能會帶來一些DRC錯誤。有一些DRC與電氣特性是無關的，可能是由編號引起的，這時就可以不管這些DRC錯誤。4、在原理圖中進行反標注：打開原理圖工程文件 > tools > back annotate > 選擇PCB Editor > 確定即可5、布線完成后，進行完整的檢查，檢查可能存在的各種DRC錯誤6、查看報告：tools > report或者quick reports > 最常用的是unconnect pin repo

24、rt；還有查看shape的一些報告，檢查動態銅皮的狀態，如果有的狀態不是smooth就需要到setup > drawing option中進行更新 > update to smooth7、shape no net 即沒有賦給網絡的shape；shape island 檢查孤島；design rules check report8、在setup > drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。這只是一個大致的統計信息。但是要求所有的選項都是綠色的，即都沒有錯誤。9、如果確定所有的設計都沒有錯誤

25、了，推薦進行一次數據庫的檢查，將錯誤完全排除掉。步驟：tools > update DRC > 選中兩個選項 > check 保證數據庫是完整的display-userpreferences editorallegro 設置原點方法：setup -> change drawing origin 多層同時敷銅（地）：先敷1層銅，然后選中銅，右鍵，copy to layers 然后再 選擇 ETCH -下選中所需要添加的層。銅fill 的 柵格銅 和sold 銅切換鋪設。選中銅，右鍵- parameters-fill style 下拉菜單中 選中Xhatch 后可以設置具體

26、參數allegro拼板（同一塊電路板） 2012-11-19 15:38:05 拼版有無間隙拼版，及有間隙拼版，有間隙拼版的拼版間隙不要小于1.6（板厚1.6的）mm 不然會大大增加銑邊的難度拼版工作板的大小視設備不一樣就不一樣，無間隙拼版的間隙0.5mm左右 工藝邊不能低于5mmPCB廠家拼板不加收錢的，V-割拼板看圖片。郵票孔一般用1.0mm的孔，間距2mm，放3個為一組。一般是PCB廠會免費幫你排版的。向左轉|向右轉allegroPCB在布線的時候，有時候為了方便制版，需要拼板。我們可以利用復制命令復制電路板并放置，如下圖。在放置的時候，最好使用命令窗口輸入坐標值，來選擇參考點坐標和定位

27、坐標。不然，在對齊絲印層的時候會產生偏差。1、現將單板輸出gerber文件。以備后用。但是新復制的電路元器件標號都出現*，就是絲印層有問題，接下來看看如何修改。2、刪除帶*的所有板層字符。3、然后導入上面生成的gerber文件的絲印層文件。按照上圖設置。點擊loadfile，絲印層就會粘結到鼠標上，然后選擇和復制電路板同樣的定位坐標，定位。將上面的拼板生成gerber文件然后將test.brd重新生成silktop絲印層，替換上面的頂層絲印文件就好了。不同電路板的拼板問題，因為有時候我們為了減少工程費用，就將不同的電路板拼板。當然了，你也可以不拼版，如果$比較多的話，。下圖是新PCB，我們需要

28、將它和舊PCB拼板（上一篇文章拼板后的PCB）， 我們先將新PCB版做成一個模塊，然后在舊PCB版中添加。按照下面圖片操作。框選整個PCB，然后輸入參考點坐標，建議使用命令窗口輸入坐標值，然后保存為*.mdd。接下來將該*.mdd文件復制到舊PCB工程目錄，你可以不復制，但是要在舊PCB工程里面設置模塊庫路徑到你存放該模塊的路徑，我這里直接復制了，省事。在舊PCB工程中按照下圖設置。紅色圈中的PCB就是被放的模塊，在放置模塊的時候，需要輸入模塊名稱的，不然不可以放置，這里特別說明一下，定位坐標最好使用命令窗口輸入坐標值。接下來我們看看這個模塊的細節放大圖。我們發現，在新模塊的，所有元器件標號都加入了放置前我們輸入的模塊名稱，我們要刪除它，我不知道怎么直接刪除，就使用了類似上一篇文章的方法。 接下來，我們在新PCB工程中生成正常的，絲印層的gerber文件，如下圖。然后在我們舊PCB工程中的處理絲印層的test.brd中導入新PCB的絲印層文件，設置如下圖，就行了，點擊loadfile，然后按照上面放置模塊參考點坐標和定位坐標，放置絲印層就行了。下圖是細節放大，可以看到那個模塊名稱都沒有了，這樣絲印層就處理好了，我們出完拼板后的gerber文件，然后與用處理過的topsilk，替換其中的topsilk就