1、第一章概述1.1 EDA技術 EDA(Electro nic Desig n Automatio n)電子設計自動化EDA技術在硬件方面融合了 FPGA(field programmable gate array)現場可編程門陣列、 CPLD(complex programmable logic device)可編程邏輯器件、編程下載技術、自動測試技術。1.2硬件描述語言VHDL 的英文全名是 VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.與Verilog相比，VHDL的優勢：(1) 語法比Veri

2、log嚴謹，通過EDA工具自動語法檢查，易排除許多設計中的疏忽。(2) 有很好的行為級描述能力和一定的系統級描述能力，而Verilog建模時，行為與系統級抽象及相關描述能力不及VHDL。與Verilog相比，VHDL的不足：(1) VHDL代碼比較冗長，在相同邏輯功能描述時，Verilog的代碼比VHDL少許多。(2) VHDL對數據類型匹配要求過于嚴格，初學時會感到不是很方便，變成耗時也較多；而Verilog支持自動類型轉換，初學者容易入門。(3) VHDL對版圖級、管子級這些較為底層的描述級別，幾乎不支持，無法直接用于集 成電路底層建模。1.4 HDL綜合(理解)綜合(Synthesis)

3、,定義：把抽象的實體結合成單個或統一的實體。綜合環節：(1) 從自然語言轉換到 VHDL語言算法標書，即自然語言綜合。(2) 從算法標書轉換到寄存器傳輸級(Register Tran sport Level,RTL )的表述，即從行為域到結構域的綜合，即行為綜合。(3) 從RTL級表述轉換到邏輯門(包括觸發器)的表述，即邏輯綜合。(4) 從邏輯門表述轉換到版圖級表述( ASIC設計)，或轉換到FPGA的配置網表文件， 可稱為版圖綜合或結構綜合。顯然綜合器是能自動將一種設計表述形式下那向另一種設計表述形式轉換的計算機 程序，或協助進行手工轉化程序。它可以將高層次的表述轉化成低層次的表述，可 以從

4、行為域轉化成結構域，可以將高一級抽象的電路描述(如算法級)轉化為低一 級電路描述。1.7 EDA設計流程EDA設計流程在實踐中進一步了解支持者一設計流程的諸多設計工具，有利于有效的排除 設計中出現的問題，提高設計質量和總結設計經驗。(教材P12圖1-5)是基于EDA軟件的FPGA/CPLD開發流程框圖。(了解)綜合在HDL描述中，綜合就是將電路的高級語言(如行為描述)轉換成低級的，可與FPGA/CPLD的基本結構相映射的網表文件或程序。綜合是僅對HDL而言的。利用HDL綜合器對設計進行綜合是十分重要的一步。時序仿真與功能仿真(1)時序仿真，就是接近真實器件運行特性的仿真，仿真文件中已包含了器件

5、硬件特性參數，因而，仿真精度高。（對器件）（2） 功能仿真，是直接對 HDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計的要求。（對功能）1.11 IP 核IP就是知識產權或知識產權模塊的意思。IP的分類：IP分軟IP、固IP和硬IP其中：軟IP是用Verilog/VHDL等硬件描述語言描述的功能模塊， 但是并不涉及用什么具體電路元 件實現這些功能。固IP是完成了綜合的功能模塊。硬IP提供設計的最終階段產品：掩膜。IP模塊的優化設計，優化目標的 “四最”：芯片的面積最小、 運算速度最快、功率消耗最低、 工藝容差最大。第二章FGPA/CPLD結構原理2.1概

6、述PLD的發展歷程（有印象）PLD器件從結構上可分為兩大類：一類屬于乘積項結構器件，其基本結構為“與或”陣列， 大部分簡單的PLD和CPLD都屬于這個范疇；另一類是基本查找表結構的器件，有簡單的 查找表組成可編程門，在構成陣列形式，FPGA屬于此類器件。P28 圖 2-32.3 CPLD的結構及其工作原理全稱：可編程邏輯器件 PLD、2.4 FPGA的結構及其工作原理現場可編程門陣列GAL、CPLD都是基于乘積項的可編程結構，即可編程的與陣列和固定的或陣列組成。FPGA使用另一種可編程邏輯的形成方法，即可編的查找表。第三章VHDL初步設計3.1組合電路的VHDL描述3.1.1 2選1多路選擇器

7、及其 VHDL描述12實體名是標識符，可以用英文開頭，如：ASSER8B等，不能用數字或中文定義實體名，也不應用與EDA軟件工具庫中已定義好的原件名作為實體名，如or2、latch等，且不能用數字起頭的實體名，如 74LS160。4端口模式（1）IN :輸入端口。2) OUT ：輸出端口。3) INOUT ：雙向端口。4) BUFFER ：緩沖端口。7.賦值符號和數據比較符號表達式 y < = a 表示輸入端口 a 的數據向輸入端口 y 傳輸，或解釋為信號 a 向信號 y 賦值。 VHDL 要求賦值符“ <= ”兩邊的信號的數據類型必須一致。12.文件取名和存盤QuartusII 建議程序的文件名盡量與改程序的模塊名一致，而 VHDL 存盤的文件名與此文件 程序的模塊名的大小寫不必一致。3.1.2 2選1多路選擇器及其 VHDL 描述 2STD_LOGIC所定義的九種數據的含義是： U '表示未初始化的； X'表示強未知的； 0' 表示強邏輯0; 1 '表示邏輯1 ； Z'表示高阻態； W'表示弱未知的； L'表示弱邏輯