1、武漢理工大學(xué)FPGA原理及應(yīng)用課程設(shè)計 課程設(shè)計任務(wù)書學(xué)生姓名： 專業(yè)班級： 指導(dǎo)教師： 工作單位： 題目:MPSK調(diào)制與解調(diào)VHDL程序與仿真初始條件：選擇的FPGA芯片不限，選用的仿真工具不限要求完成的主要任務(wù):完成MPSK調(diào)制與解調(diào)FPGA實現(xiàn)過程，能熟練使用VHDL語言對其調(diào)制與解調(diào)程序的描述，以及對仿真結(jié)果的分析。時間安排：1、 2014年5月 30日，布置課設(shè)具體實施計劃與課程設(shè)計報告格式的要求說明。2、2014年5月31日至2014年6月15日，設(shè)計說明書撰寫。3、2014年6月18日，上交課程設(shè)計成果及報告，同時進行答辯。指導(dǎo)教師簽名： 2014年 月 日系主任（或責(zé)任教師）簽

2、名： 2014年 月 日摘要 本論文是為了設(shè)計在FPGA（Field-Programmable Gate Array，現(xiàn)場可編程門陣列）上實現(xiàn)MPSK（多進制相移鍵控）調(diào)制解調(diào)的功能。在Quartus 平臺上，運用VHDL硬件描述語言進行編程，對整個MPSK系統(tǒng)進行仿真，得到仿真時序圖，對程序代碼進行XST綜合，得到RTL視圖。仿真結(jié)果表明該設(shè)計的正確性以及可行性，更清晰直觀的了解到MPSK調(diào)制解調(diào)的原理。關(guān)鍵詞：MPSK；Quartus ；VHDL語言Abstract   This paper is designed to achieve MPSK (M-ary Phas

3、e Shift Keying) modulation and demodulation functions in FPGA (Field-Programmable Gate Array, a field programmable gate array) on. On the Quartus platform, the use of VHDL hardware description language programming for the entire MPSK system simulation, simulation timing diagram of the program code X

4、ST synthesis, get RTL view. Simulation results show the correctness and feasibility of the design, intuitive to understand more clearly the principle of MPSK modulation and demodulation. Keywords: MPSK; Quartus ; VHDL languageI目錄摘要IAbstractII目錄1引言21 MPSK調(diào)制解調(diào)的原理32 QPSK調(diào)制實現(xiàn)方法32.1相乘電路32.2選擇法43 QPSK解調(diào)實現(xiàn)

5、方法44 QPSK調(diào)制解調(diào)電路的FPGA實現(xiàn)過程54.1 QPSK調(diào)制解調(diào)實現(xiàn)依據(jù)54.2 QPSK調(diào)制及仿真結(jié)果54.3 QPSK解調(diào)及仿真結(jié)果75總結(jié)96參考文獻10附錄QPSK調(diào)制程序11附錄：QPSK解調(diào)程序12引言作為數(shù)字通信技術(shù)中重要組成部分的調(diào)制解調(diào)技術(shù)一直是通信領(lǐng)域的熱點課題。隨著當(dāng)代通信的飛速發(fā)展，通信體制的變化也日新月異，新的數(shù)字調(diào)制方式不斷涌現(xiàn)并且得到實際應(yīng)用。目前的模擬調(diào)制方式有很多種，主要有AM、FM、SSB、DSB、CW等，而數(shù)字調(diào)制方式的種類更加繁多，如ASK、FSK、MSK、GMSK、PSK、DPSK、 QPSK、QAM等。在眾多調(diào)制方式中，MPSK信

6、號由于抗干擾能力強而得到了廣泛的應(yīng)用，具有較高的頻譜利用率和較好的誤碼性能，并且實現(xiàn)復(fù)雜度小，解調(diào)理論成熟，廣泛應(yīng)用于數(shù)字微波、衛(wèi)星數(shù)字通信系統(tǒng)、有線電視的上行傳輸、寬帶接入與移動通信等領(lǐng)域中，并已成為新一代無線接入網(wǎng)物理層和B3G通信中使用的基本調(diào)制方式。現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是20世紀(jì)90年代發(fā)展起來的大規(guī)模可編程邏輯器件，隨著電子設(shè)計自動化技術(shù)和微電子技術(shù)的進步，F(xiàn)PGA的時鐘延遲可達到ns級，結(jié)合其并行工作方式，在超高速、實時測控方面都有著非常廣闊的應(yīng)用前景。FPGA具有高集成度、高可靠性等

7、特點，在電子產(chǎn)品設(shè)計中也將得到廣泛的應(yīng)用。FPGA器件的另一特點是可用硬件描述語言VHDL對其進行靈活編程，可利用FPGA廠商提供的軟件仿真硬件的功能，使硬件設(shè)計如同軟件設(shè)計一樣靈活方便，縮短了系統(tǒng)研發(fā)周期。基于上述優(yōu)點，用FPGA實現(xiàn)調(diào)制解調(diào)電路，不僅降低了產(chǎn)品成本，減小了設(shè)備體積，滿足了系統(tǒng)的需要，而且比專用芯片具有更大的靈活性和可控性。在資源允許下，還可以實現(xiàn)多路調(diào)制。 MPSK是目前應(yīng)用非常廣泛的調(diào)制解調(diào)技術(shù)，目前MPSK調(diào)制的實現(xiàn)主要是利用數(shù)字電路和專用芯片來完成，通常利用可編程數(shù)字電路對基帶信號進行碼元變換，成形濾波等處理后得到同相分量和正交分量，然后將兩路信號分量經(jīng)過數(shù)

8、模轉(zhuǎn)換獲得模擬信號送入一個正交相乘器與中頻載波調(diào)制得到中頻MPSK調(diào)制信號,該方法適合高碼率數(shù)字信號的傳輸，但系統(tǒng)的開放性和靈活性較差。MPSK調(diào)制與解調(diào)VHDL程序與仿真1 MPSK調(diào)制解調(diào)的原理 多進制數(shù)字相位調(diào)制又稱多相制，是二相制的推廣。它是利用載波的多種不同相位狀態(tài)來表征數(shù)字信息的調(diào)制方式。與二進制數(shù)字相位調(diào)制相同，多進制數(shù)字相位調(diào)制也有絕對相位調(diào)制（MPSK）和相對相位調(diào)制（MDPSK）兩種。 設(shè)載波為coswt，則M進制數(shù)字相位調(diào)制信號可表示為： 上式中，g(t)是高度為1，寬度為Tb的門函數(shù)，Tb為M進制碼元的持續(xù)時間，亦即k（k）比特二進制碼元的持續(xù)時間，為第n個碼元對應(yīng)的相

9、位，共有M種不同取值，在本論文中M取4，所以取0°、90°、180°和270°四個相位 。令：，這樣可得： ，由此可見，MPSK信號可以看成是兩個正交載波進行多電平雙邊帶調(diào)制所得兩路MASK信號的疊加。這樣，就為MPSK信號的產(chǎn)生提供了依據(jù)。本次課程設(shè)計主要實現(xiàn)當(dāng)M=4，即4PSK(正交相移鍵控,也稱QPSK）的調(diào)制與解調(diào)。2 QPSK調(diào)制實現(xiàn)方法2.1相乘電路 輸入基帶信號是二進制不歸零雙極性碼元，它被“串/并變換”電路變成兩路碼元。變成并行碼元后，其每個碼元的持續(xù)時間是輸入碼元的兩倍，如圖1所示。這兩路并行碼元序列分別用以兩路正交載波相乘，這兩路信號

10、在相加電路中相加后得到調(diào)制信號。圖1 正交調(diào)制的方法產(chǎn)生MPSK信號2.2選擇法輸入基帶信號經(jīng)過串并變換后用于控制一個相位選擇電路，按照當(dāng)時的輸入雙比特決定哪個相位的載波輸出。本次4PSK的FPGA實現(xiàn)方法采用的原理便是選擇法。3 QPSK解調(diào)實現(xiàn)方法由于4PSK信號可以看作是兩個載波正交的2PSK信號的合成，因此，對4PSK信號的解調(diào)可以采用與2PSK信號類似的解調(diào)方法進行。 圖2是4PSK信號相干解調(diào)器的組成方框圖。圖中兩個相互正交的相干載波分別檢測出兩個分量a和b，然后，經(jīng)并/串變換器還原成二進制雙比特串行數(shù)字信號，從而實現(xiàn)二進制信息恢復(fù)，此法也稱為極性比較法。 圖2 4PSK信號相干解

11、調(diào)器的組成方框圖4 QPSK調(diào)制解調(diào)電路的FPGA實現(xiàn)過程4.1 QPSK調(diào)制解調(diào)實現(xiàn)依據(jù) 調(diào)制電路方框圖如圖3所示。基帶信號通過串/井轉(zhuǎn)換得到兩位并行信號；四選一開關(guān)根據(jù)兩位并行信號選擇相應(yīng)的載波輸出。 clock start基帶信號分頻串并變換四選一開關(guān)f1f2f3f4已調(diào)信號圖3 QPSK調(diào)制電路原理方框圖解調(diào)電路原理與調(diào)制電路相反，這里就不做過多介紹。4.2 QPSK調(diào)制及仿真結(jié)果信號yy載波相位載波波形載波符號“00”0°f3“01”90°f2“10”180°f1“11”270°f0 在程序中，clock為系統(tǒng)時鐘信號，start為開始調(diào)制信號

12、，start為高電平上升沿時開始進行MPSK調(diào)制，x為基帶信號，y為調(diào)制好的信號。表一 調(diào)制信號說明QPSK調(diào)制程序仿真波形如圖4所示：（a）QPSK調(diào)制VHDL程序仿真全圖（b）QPSK調(diào)制VHDL程序仿真局部放大圖圖4 QPSK調(diào)制VHDL程序仿真波形圖 仿真結(jié)果簡要說明：圖中輸入信號的一個碼元占兩個時鐘周期，通過觀察QPSK調(diào)制仿真局部放大圖可知已調(diào)信號y與輸入信號滿足表一中所描述的關(guān)系，已調(diào)輸出信號相比輸入信號要延遲一個周期，即八個時鐘周期。4.3 QPSK解調(diào)及仿真結(jié)果 解調(diào)信號說明如表2所示。將一個信號周期分成4份，高電平權(quán)值分別為0、0、0、0，低電平權(quán)值分別為1、1、2、3。在

13、程序中，clock為系統(tǒng)時鐘信號，start為開始調(diào)制信號，start為高電平上升沿時開始進行QPSK調(diào)制，x為調(diào)制信號，y為解調(diào)好的基帶信號。表2 解調(diào)信號說明載波波形載波相位加法器xx中間信號yyy0°0+0+2+3=5“00”90°0+1+2+0=3“01”180°1+1+0+0=2“10”270°1+0+0+3=4“11”MPSK解調(diào)程序仿真波形如圖5所示：（a）QPSK解調(diào)VHDL程序仿真全圖（b）QPSK解調(diào)VHDL程序仿真局部放大圖圖5 QPSK解調(diào)VHDL程序仿真波形圖 仿真結(jié)果簡要說明：圖中已調(diào)信號每個碼元占兩個時鐘周期，輸出基帶信號與

14、輸入已調(diào)信號相比，要延遲一個周期，但根據(jù)QPSK局部放大圖觀察可知，仿真結(jié)果與表二中的仿真說明相符合。5總結(jié)多進制數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合使得通信系統(tǒng)的性能得到了迅速的提高。本文基于FPGA實現(xiàn)了MPSK調(diào)制解調(diào)電路部分。在實際應(yīng)用中，完全可以把調(diào)制部分和解調(diào)部分電路都集成到一片F(xiàn)PGA芯片內(nèi)，這樣即提高了FPGA內(nèi)部結(jié)構(gòu)的利用率，又可以降低系統(tǒng)的成本。多進制數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合使得通信系統(tǒng)的性能得到了迅速的提高。本文基于FPGA實現(xiàn)了QPSK調(diào)制解調(diào)電路，該設(shè)計對其它類型的調(diào)制解調(diào)電路也有一定的參考作用。本文作者創(chuàng)新觀點：文中基于FPGA方式實現(xiàn)了QPSK數(shù)字調(diào)制解調(diào)電路的設(shè)計它

15、比傳統(tǒng)的模擬調(diào)制方式有著顯著的優(yōu)越性通信鏈路中的任何不足均可以借助于軟件根除，不僅可以實現(xiàn)信息加密，而且還可以通過相應(yīng)的誤差校準(zhǔn)技術(shù)，使接收到數(shù)據(jù)準(zhǔn)確性更高。此外，本文采用了相位選擇法進行QPSK解調(diào)設(shè)計，與常用的調(diào)相解調(diào)法相比，設(shè)計更簡單，更適合于FPGA實現(xiàn)，系統(tǒng)的可靠性也更高。               6參考文獻【1】徐以濤，沈良，王金龍FPGA技術(shù)在軟件無線電中的應(yīng)用【J】電信科學(xué)，200l(11)：36-39【2】樊昌信，張甫翊，徐炳祥，等通

16、信原理【M】第五版.北京：國防工業(yè)出版社，2001.【3】陽晰高速數(shù)字調(diào)制解調(diào)【D】.成都：電子科技大學(xué)，2005 【4】損增友.基于FPGA的MPSK調(diào)制器的設(shè)計【J】.數(shù)字技術(shù)與應(yīng)用，2009(7)：19-20.【5】詹仙寧，田耘.VHDL開發(fā)精解與實例剖析【M】.北京：電子工業(yè)出版社，2009.附錄QPSK調(diào)制程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_MPSK isport(clock :in std_l

17、ogic; -系統(tǒng)時鐘 start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號 y :out std_logic); -調(diào)制信號end PL_MPSK;architecture behav of PL_MPSK issignal q:integer range 0 to 7; -計數(shù)器signal xx:std_logic_vector(1 downto 0); -中間寄存器signal yy:std_logic_vector(1 downto 0); -2位并行碼寄存器signal f:std_logic_vector(3 downto 0);

18、 -載波fbeginprocess(clk) -通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換beginif clk'event and clk='1' then if start='0' then q<=0; elsif q=0 then q<=1;f(3)<='1' f(1)<='0' xx(1)<=x;yy<=xx; elsif q=2 then q<=3;f(2)<='0' f(0)<='1' elsif q=4 the

19、n q<=5;f(3)<='0' f(1)<='1' xx(0)<=x; elsif q=6 then q<=7;f(2)<='1' f(0)<='0' elsif q=7 then q<=0; else q<=q+1; end if;end if;end process;y<=f(0) when yy="11" else f(1) when yy="10" else f(2) when yy="01" else

20、 f(3); -根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的調(diào)制信號end behav;附錄：QPSK解調(diào)程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_MPSK2 isport(clock :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -同步信號 x :in std_logic; -調(diào)制信號 y :out std_logic); -基帶信號end PL_MPSK2;architecture

21、behav of PL_MPSK2 issignal q:integer range 0 to 7; -計數(shù)器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vector(1 downto 0); -2位并行基代信號寄存器signal yy:std_logic_vector(2 downto 0); -寄存xx數(shù)據(jù)beginprocess(clk)beginif clock'event and clock='1' then if start='0' then q<=0; elsif q=0 then q<=1;yy<=xx; y<=yyy(0); -把加法計數(shù)器的數(shù)據(jù)送入yy寄存器 if x='0' then xx<="001" -調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“001” else xx<="000" end if; elsif q=2 then q<=3; if x='0' then xx<=xx+"001" -調(diào)制信號x為低電平時，