1、報告內容一、各類設計環節的性質、目的與任務本軟件設計是一門專業基礎實踐課，是C或C+語言等課程的后續實踐課程。本軟件設計的目的和任務：1使學生全面了解如何應用該硬件描述語言進行高速集成電 路設計；2通過軟件使用、設計與仿真環節使學生熟悉EDA-VHDL開發環境；3.通過對基本題、綜合題的設計實踐，使學生掌握硬件系統設計方法 （自底向上或自頂向下），熟悉VHDL 語言三種設計風格，并且培養學生應用VHDL語言解決實際問題的能力。二、設計內容、學時分配及基本要求本軟件設計安排兩周的實踐，要求：設計及仿真工具的安裝與熟悉；選擇并完成一個基本課題（16學時）；選擇并設計一個綜合課題（24學時）。三、課

2、題內容：（一）基本題設計一個4對2編碼器（輸入：I3 I2 11 10輸出：A B）,真值表如圖3。I3I2I1I0AB000100001001010010100011圖31. 對選題的理解 （題目要求概述）在數字系統中，常常需要將某一信息（輸入）變換為某一特定的代碼（輸出）。把二進制碼按一定的規律排列，例如8421碼、格雷碼等，使每組代碼具有一特定的含義（代表某個數字或是控制信號）稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器有若干個輸入，在某一時刻只有一個輸入被轉換為二進制碼。例如8線-3線編碼器和4線-2線編碼器分別有8輸入、3位輸出和4位輸入、2位輸出。根據4-2編碼器的真值表得出

3、邏輯表達式 為 A=I2 ； B=I1 + I3。2. 系統分析（系統原理圖，算法框圖，設計要點、難點和特色點）系統原理圖： I<3:0>A<1:0>算法框圖:編碼器有若干個輸入，在某一時刻只有一個輸入被轉換為二進制碼。根據真值表看出， 具有一個編碼狀態的，編碼只是完全正確的。但是，對于多個編碼狀態，則編碼是沒有意義的。從中得到一個啟示，它的輸入中只能有一個被編碼信號，也就是說它們之間是有約束的。而如何正確輸入和通過調節時鐘顯示正確輸出是本環節最大難點。3. 邏輯仿真圖及功能分析口a曰jn_n_n_n_n_rT_mT_n_mi_rm_n_nnw滋ULJ9"ti

4、| %q nsO Tin-J- Jfctl越 12tB2L«回岡由 QuzLEtus II C:/altera/9DTp2/>q.uiartiu.3'/d2p bui 1 dE-r/tiK 2b*4 2 5ib.vl1 atian Eep>DEt Sinulatlan. Vtayef dtbjs.j It dL I; av-lala$iTt.Tcf+ri'S令 Strtus .!L fh w rajncl n i pniint i. Faci!i.i.i.iLf "Jool i. ndev |tilp務 bmiZvhd醪 Co«piik

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8、每一個高低電平信號編成一個對應的二進制 代碼。4-2編碼器有4個輸入A0A3 , 2個輸出Y0Y1。其中任何時刻輸入只能有一個取 值為1,并且有一組對應的2進制碼輸出。結果分析： 將輸入時鐘調整為 a3=5ns,a2=10ns,a1=15ns,a0=20ns 后，對照真值表觀察實 驗數據正確。5.調試過程與問題 完成代碼編寫的時刻其實我是激動的， 靠自己摸索下調試出了時序仿真圖形， 但在對照 真值表和代碼之后發現無法驗證仿真的正確性， 又仔細校對了代碼仍不正確， 在咨詢老師后， 將更改為的功能仿真后，結果與真值表和程序相對應，表明程序編寫正確。6.體會和建議 體會：這是第一次接觸 VHDL 語

9、言，通過查閱參考書，從零做起，從實際的題目中一 點一點了解了 VHDL 語言的用法。先理解書上一些實際的例題，然后自己去更改、編寫程 序，從而完成了實驗課題。只有通過自己動手實驗，才能更快的掌握新的知識，才能發現純 理論學習中發現不了的問題。 無論是基本題還是綜合題在實驗過程中都是遇到了各種各樣的 問題，困難重重，通過自己的努力完成這次實驗收獲還是不小的。建議：增加老師講解如何使用軟件模塊，以減少在不必要的地方浪費大量的時間。7.附錄( VHDL 源程序)library ieee;use ieee.std_logic_1164.all;entity bm4_2 isport(a:in std_logic_vector(3 downto 0);b:out std_logic_vector(1 downto 0);end bm4_2;architecture rtl of bm4_2 isbeginprocess(a)begincase a is when"0001"=>b<="00"when"0010"=>b<="01"whe