1、學校代碼10126分類號TP本科畢業論文（設計）萬年歷地設計與實現學院、系鄂爾多斯學院電子信息工程系專業名稱自動化年 級2011級學生姓名張文博指導教師王俊林2013年6月8日學號01161030密級 公開萬年歷地設計與實現摘要本設計為一個多功能地萬年歷，具有年、月、日、時、分、秒計 數顯示功能，以24小時循環計數，具有校對功能.本設計采用EDA技術，以硬件描述語言verilog HDL和VHDL為系統邏輯描述手段 設計文件，在Quartus III具軟件環境下，采用自頂向下地設計方 法，由各個基本模塊共同構建了一個基于KH 310開發工具地萬年歷. 系統主芯片采用EP1C12Q240C8,由

2、主程序和BCD模塊組成.經編 譯和仿真所設計地程序，在可編程邏輯器件上下載驗證， 本系統通過 控制能夠完成年、 月、 日和時、分、秒地分別顯示，由按鍵輸入進行 數字鐘地校時、切換、掃描功能.關鍵字：VHDL Verilog HDL EDA萬年歷目錄1緒論.11.1選題背景.11.2課 題 相 關 技 術 地 發展.11.3課 題 研 究 地 必 要性.21.4課 題 研 究 地 內容.32EDA技術.42.1EDA概述.42.2什么是EDA.42.3EDA地 特點、.53FPGA簡介.73.1F P G A概述.73.2F P G A開 發 編 程 原理.73.3 F P G A基 本 結構.

3、83.4F P G A系 統 設 計 流程.1 004萬 年 歷 設 計 方案.144.1萬年歷地原理.144.2實驗程序.144.3實驗連接.344.4實 驗 仿 真 與 實現.365實 驗 結 論 與 研 究 展望.385.1實驗結論.385.2研究展望.38致謝.390參考文獻.1 緒論1.1選題背景20世紀末，數字電子技術飛速發展，有力地推動了社會生產 力地發展和社會信息化地提高.在其推動下，數字技術地應用已經 滲透到人類生活地各個方面從計算機到手機，從數字電話到數字 電視，從家用電器到軍用設備，從工業自動化到航天技術，都盡可 能地采用了數字電子技術而現代電子設計技術地核心是EDA技術

4、.本設計采用地VHDL和Veiilog HDL是兩種應用最為廣泛硬件描 述語言.前者具有很強大地功能，覆蓋面廣，描述能力強，支持門級 電路地描述，也支持以寄存器、存儲器、總線及其運算單元等構成 地寄存器傳輸級電路地描述，還支持以行為算法和結構地混合描述 為對象地系統級電路地描述.后者可以用來進行各種層次地邏輯設 計，也可以進行數字系統地邏輯綜合、仿真驗證和時序分析.而采用Verilog HDL進行電路設計地最大優點就是設計與工藝無關性.本設計將從EDA中FPGA嵌入式應用開發技術與數字鐘技術 發展地客觀實際岀發，通過對該技術發展狀況地了解，以及課題本 身地需要，指出研究基于FPGA地芯片系統與

5、設計一一萬年歷地 設計與實現地必要性.1 2課題相關技術地發展當今電子產品正向功能多元化，體積最小化，功耗最低化地方向 發展.它與傳統地電子產品在設計上地顯著區別師大量使用大規模 可編程邏輯器件，使產品地性能提高，體積縮小，功耗降低.同時 廣泛運用現代計算機技術，提高產品地自動化程度和競爭力，縮短 研發周期.EDA技術正是為了適應現代電子技術地要求，吸收眾多 學科最新科技成果而形成地一門新技術.美國Altera公司地可編程邏輯器件采用全新地結構和先進地 技術，加上MaxplusII（或最新地QUARTUS）開發環境，更具有高 性能，開發周期短等特點，十分方便進行電子產品地開發和設計.EDA技術

6、以大規?？删幊踢壿嬈骷樵O計載體，以硬件描述 語言為系統邏輯描述主要表達方式，以計算機、大規模可編程邏輯 器件地開發軟件及實驗開發系統為設計工具，通過有關地開發軟 件，自動完成用軟件地方式設計地電子系統到硬件系統地邏輯編 譯，邏輯化簡，邏輯分割，邏輯映射， 編程下載等工作.最終形成 集成電子系統或專用集成芯片地一門新技術.1.3課題研究地必要性如今地吋代是科技是第一生產力地時期.因此，新產品、新技 術層出不窮，電子技術地發展更是日新月異.在這快速發展地年 代，時間對人們來說是越來越寶貴，在快節奏地生活時，人們往往 忘記了時間，一旦遇到重要地事情而忘記了時間， 這將會帶來很大 地損失.因此我們需

7、要一個定時系統來提醒這些忙碌地人.數字化地 鐘表給人們帶來了極大地方便.近些年，隨著科技地發展和社會地 進步，人們對數字鐘地要求也越來越高，傳統地吋鐘已不能滿足人 們地需求多功能，樣式新穎已經成為數字鐘地發展潮流.1.4課題研究地內容本設計主要研究基于FPGA地數字鐘，要求時間以24小時為一個 周期，顯示年、月、日、時、分、秒，可以對年、月、日、時、分及 秒進行單獨校對，使其校正到標準時間.因此，研究數字鐘及擴大其 應用，有著非?，F實地意義.2 EDA 技術2.1 EDA概述EDA在通信行業（電信）里地另一個解釋是企業數據架構，EDA給出了一個企業級地數據架構地總體視圖， 并按照電信企業地 特

8、征，進行了框架和層級地劃分.“EDA是電子設計自動化（Electronic Design Automation）地縮寫，在20世紀60年代中期從 計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助 測試（CAT）和計算機輔助工程（CAE）地概念發展而來地1.”2.2什么是EDA20世紀90年代，國際上電子和計算機技術較先進地國家，一 直在積極探索新地電子電路設計方法，并在設計方法、工具等方面 進行了徹底地變革，取得了巨大成功.在電子技術設計領域，可編 程邏輯器件（如CPLD、FPGA）地應用，已得到廣泛地普及，這些 器件為數字系統地設計帶來了極大地靈活性.這些器件可以通過軟 件編程

9、而對其硬件結構和工作方式進行重構，從而使得硬件地設計 可以如同軟件設計那樣方便快捷這一切極大地改變了傳統地數字 系統設計方法、設計過程和設計觀念，促進了EDA技術地迅速發展.EDA技術就是依靠功能強大地電子計算機，在EDA工具軟件 平臺上，對以硬件描述語言HDL (Hardware Description Language)為系統邏輯描述手段完成設計文件，自動地完成邏輯 編譯、化簡、分割、綜合、優化、仿真，直至下載到可編程邏輯器 件CPLD/FPGA或專用集成電路ASIC(Application Specific Integrated Circuit)芯片中,實現既定地電子電路設計功能.EDA

10、技 術使得電子電路設計者地工作僅限于利用硬件描述語言和EDA軟 件平臺來完成對系統硬件功能地實現，極大地提高了設計效率，縮 短了設計周期，節省了設計成本.今天，EDA技術已經成為電子設計地重要工具，無論是設計 芯片還是設計系統，如果沒有EDA工具地支持，都將難以完成 地.EDA工具已經成為現代電路設計師地重要武器，正在發揮著越 來越重要地作用.2.3 EDA地特點(1)高層綜合和優化.為了能更好地支持自頂向下地設計方 法，現代地EDA工具能夠在系統進行綜合和優化，這樣就縮短了 設計地周期，提高了設計效率.(2)采用硬件描述語言進行設計.采用硬件描述語言進行電路 與系統地描述是當前EDA技術地另

11、一個特征.與傳統地原理圖設計方法相比，HDL語言更適合描述規模大地數字系統，它能夠使設計 者在比較抽象地層次上對所設計系統地結構和邏輯功能進行描述. 采用HDL語言設計地突出優點是：語言地公開性和利用性；設計 與工藝地無關性；寬范圍地描述能力；便于組織大規模系統地設 計；便于設計地復用，交流，保存和修改等.目前最常用地硬件描 述語言有VHDL和Verilog HDL,它們都已經成為IEEE標準.(3)開放性和標準化.現代EDA工具普遍采用標準化和開放性框架結構，任何一個EDA系統只要建立了一個符合標準地開放式 框架結構，就可以接納其他廠商地EDA工具儀器進行設計工作.這 樣就可以實現各種EDA

12、工具地優化組合，并集成在一個易于管理 地統一環境下，實現資源共享.3 FPGA 簡介3.1 FPGA概述FPGA (Field Programmable Gate Array),即現場可編程門 陣列，它是在PAL、GAL、CPLD等可編程器件地基礎上進一步發展 地產物.它是作為專用集成電路(ASIC)領域中地一種半定制電路而 出現地，既解決了定制電路地不足，又克服了原有可編程器件門電 路數有限地缺點.2”3.2FPGA開發編程原理FPGA采用了邏輯單元陣列LCA (Logic Cell Array)這樣一個概 念，內部包括可配置邏輯模塊CLB( Configurable LogicBlock)

13、、 輸出輸入模塊IOB( Input Output Block )和內部連線(Interconnect)三個部分.現場可編程門陣列(FPGA)是可編程器 件，與傳統邏輯電路和門陣列(如PAL, GAL及CPLD器件)相比，FPGA具有不同地結構.FPGA利用小型查找表(16X1RAM)來實現 組合邏輯，每個查找表連接到一個D觸發器地輸入端，觸發器再來驅動其他邏輯電路或驅動I/O,由此構成了既可實現組合邏輯功能又 可實現時序邏輯功能地基本邏輯單元模塊，這些模塊間利用金屬連 線互相連接或連接到I/O模塊.“FPGA地邏輯是通過向內部靜態存儲 單元加載編程數據來實現地，存儲在存儲器單元中地值決定了邏

14、輯 單元地邏輯功能以及各模塊之間或模塊與I/O間地聯接方式并最終決 定了FPGA所能實現地功能，FPGA允許無限次地編程2T3.3 FPGA基本結構FPGA具有掩膜可編程門陣列地通用結構，它由邏輯功能塊排成 陣列，并由可編程地互連資源連接這些邏輯功能塊來實現不同地設 計.FPGA一般由3種可編程電路和一個用于存放編程數據地靜態存 儲器SRAM組成.這3種可編程電路是：可編程邏輯模塊(CLB- ConfigurableLogic Block)、輸入/輸出模塊(IOB-I/O Block)和 互連資源(IRInterconnectResource).c可編程邏輯模塊CLB是實 現邏輯功能地基本單元

15、，它們通常規則地排列成一個陣列， 散布于 整個芯片； 可編程輸入/輸出模塊(IOB)主要完成芯片上地邏輯與 外部封裝腳地接口，它通常排列在芯片地四周；可編程互連資源包 括各種長度地連接線段和一些可編程連接開關，它們將各個CLB之 間或CLB、IOB之間以及IOB之間連接起來，構成特定功能地電路3.(1) CLE是FPGA地主要組成部分.它主要由邏輯函數發生器、觸發器、數據選擇器等電路組成.CLB中3個邏輯函數發生器分別是G、F和H,相應地輸岀是G，、F和JT.G有4個輸入變量Gl、G2、G3和G4；F也有4個輸入變量Fl、F2、F3和F4.這兩個函數發生器是完全 獨立地，均可以實現4輸入變量地

16、任意組合邏輯函數.邏輯函數發生 器H有3個輸入信號；前兩個是函數發生器地輸出&和F，,而另一個 輸入信號是來自信號變換電路地輸出H1.這個函數發生器能實現3輸 入變量地各種組合函數.這3個函數發生器結合起來，可實現多達9變 量地邏輯函數.CLB中有許多不同規格地數據選擇器(四選一、二選一等)， 通過對CLB內部數據選擇器地編程，邏輯函數發生器G、F和H地輸 出可以連接到CLB輸出端X或Y,并用來選擇觸發器地激勵輸入信 號、時鐘有效邊沿、時鐘使能信號以及輸出信號.這些數據選擇器地 地址控制信號均由編程信息提供，從而實現所需地電路結構.“CLB中地邏輯函數發生器F和G均為查找表結構，其工作

17、原理類 似于ROM.F和G地輸入等效于ROM地地址碼，通過查找ROM中地地 址表可以得到相應地組合邏輯函數輸出4.”另一方面，邏輯函數發 生器F和G還可以作為器件內高速RAM或小地可讀寫存儲器使用，它 由信號變換電路控制.(2)輸入/輸出模塊IOB.IOB提供了器件引腳和內部邏輯陣列之間 地連接.它主要由輸入觸發器、輸入緩沖器和輸出觸發/鎖存器、輸出 緩沖器組成.每個IOB控制一個引腳，它們可被配置為輸入、輸出或 雙向I/O功能.當IOB控制地引腳被定義為輸入吋， 通過該引腳地輸入 信號先送入輸入緩沖器.緩沖器地輸出分成兩路：一路可以直接送到MUX,另一路經延時兒納秒（或者不延時）送到輸入通路

18、D觸發 器，再送到數據選擇器.通過編程給數據選擇器不同地控制信息，確 定送至CLB陣列地II和12是來自輸入緩沖器，還是來自觸發器.當IOB控制地引腳被定義為輸岀時，CLB陣列地輸出信號OUT也可以有兩條傳輸途徑：一條是直接經MUX送至輸岀緩沖器，另 一條是先存入輸出通路D觸發器，再送至輸岀緩沖器.IOB輸出端配有兩只MOS管，它們地柵極均可編程，使MOS管導通 或截止，分別經上拉電阻接通Vcc、地線或者不接通，用以改善輸出 波形和負載能力.（3）可編程互連資源IR可編程互連資源IR可以將FPGA內部地CLB和CLB之間、CLB和IOB之間連接起來，構成各種具有復雜功 能地系統.IR主要由許多

19、金屬線段構成，這些金屬線段帶有可編程開 關，通過自動布線實現各種電路地連接.3.4FPGA系統設計流程一般說來，一個比較大地完整地工程應該采用層次化地描述方 法：分為兒個較大地模塊，定義好各功能模塊之間地接口，然后各 個模塊再細分去具體實現，這就是TOP DOWN（自頂向下）地設計 方法.目前這種高層次地設計方法已被廣泛采用.高層次設計只是定義 系統地行為特征，可以不涉及實現工藝，因此還可以在廠家綜合庫 地支持下，利用綜合優化工具將高層次描述轉換成針對某種工藝優 化地網絡表，使工藝轉化變得輕而易舉.CPLD/FPGA系統設計地工 作流程如圖2 2所示.圖3.1FPGA系統設計流程流程說明:1.

20、工程師按照“自頂向下”地設計方法進行系統劃分.2.輸入verilog HDL代碼，這是設計中最為普遍地輸入方式.此 外，還可以采用圖形輸入方式(框圖、狀態圖等)，這種輸入方式 具有直觀、容易理解地優點.3.將以上地設計輸入編譯成標準地verilog HDL文件.4進行代碼級地功能仿真，主要是檢驗系統功能設計地正確性. 這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源 代碼仿真，就可以大大減少設計重復地次數和吋間.一般情況下，這 一仿真步驟可略去.5.利用綜合器對verilogHDL源代碼進行綜合優化處理，生成門 級描述地網絡表文件，這是將高層次描述轉化為硬件電路地關鍵步 驟.綜合優化

21、是針對ASIC芯片供應商地某一產品系列進行地，所以綜 合地過程要在相應地廠家綜合庫地支持下才能完成.6利用產生地網絡表文件進行適配前地時序仿真，仿真過程不 涉及具體器件地硬件特性， 是較為粗略地.一般地設計， 也可略去這 一步驟.7.利用適配器將綜合后地網絡表文件針對某一具體地目標器件 進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化和布 局布線.8在適配完成后，產生多項設計結果：(a)適配報告，包括芯 片內部資源利用情況，設計地布爾方程描述情況等；(b)適配后地 仿真模型；(c)器件編程文件.根據適配后地仿真模型，可以進行 適配后時序仿真，因為已經得到器件地實際硬件特性（如時延特 性）

22、，所以仿真結果能比較精確地預期未來芯片地實際性能如果仿 真結果達不到設計要求，就修改verilog HDL源代碼或選擇不同速度 和品質地器件，直至滿足設計要求.最后將適配器產生地器件編程文件通過編程器或下載電纜載入 到目標芯片CPLD/FPGA中.4 萬年歷總體設計方案4.1萬年歷原理設計原理如圖4.1所示:圖4.1設計原理圖計數器在正常情況下是對1HZ地頻率計數，在調整時間狀況 下是對需要調整地時間模塊進行計數；控制按鍵用來選擇是正常計 數還是調整時間并決定調整時、分、秒；置數按鍵按下時，表示相 應地調整塊要加一，如要對小時調整時，顯示時間地LED管將閃 爍且當置數按鍵按下時，相應地小時顯示

23、要加一.動態顯示模塊是 對計數器地計數進行譯碼，送到LED顯示.4.2實驗程序(1) Clock模塊Library ieee。use ieee.std_logic_1164.alLuse ieee.std_logic_unsigned.all。entity Clock isport( mode, set, ch; elk5k:in std_logicoseg7, segetr :out std_logic_vector(7 downto 0)。end entity oARCHITECTURE arch OF Clock ISsignal state: std_logic_vector( 1 d

24、ownto 0)。signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto0)osignal BCDH, BCDM, BCDS,BCDN,BCDY,BCDR: std_logic_vector(7 downto0)。signal segDat: std_logic_vector(3 downto 0)。signal blink: std_logic_vector(2 downto 0)。signal set_reg, blink_clk: std_logic ocomponent BCDport(DataIn : in st

25、d_logic_vector(5 downto 0)。end caseoBCDOut : out std_logic_vector(7 downto 0)。end componentoBEGINprocess(mode)beginif (clr=,r)thenstate=00Hoelseif (modevent and mode=T) thenstate blink blinkblink_clk, others=*0)owhen IO = blinkblink_clk, others=0) owhen 11 = blinkblink_clk, others=0) oend process oe

26、nd caseoprocess(Mon, Year,d)begincase Mon iswhen 000001H= dcase Year iswhen 010000 = d d d d d d d d d d d d d d0,)。if (clkevent and clk=T) thenwhenH0000HHwhenH000100Hwhen OOOlOr*whenH000110Hwhen,0001ir,whenH001000Hwhen OOlOOr*whenH001010HwhenH0010HHwhenH001100H= d d d d d d d d d d,01)。blink_clk=no

27、t blink_clkoelseblink_cnt:=blink_cnt+l。end ifoend ifoend ifoend process oprocess(clk, state)variable clk_cnt: std_logic_vector( 16 downto 0)。beginif (clr=,r)thenHour=,000000M。Min=n000000M。Sec=000000n。Year=n000000HoMon=000000no Day,0,)。set_regif (clk_cnt=H11000011010011111”)thenelse DayfOf)。if(Sec=59

28、)thenSec0)。if (Min=59) thenMin0,)。if (Hour=23) thenHour0,)。if (Day=d) thenDay=,000001,oif (Mon=12) thenMon=n000001noif (Year=63)thenYear=n000001noelse Year=Year+l。end ifoelse Mon=Mon+l。end ifoend ifoelse Hour=Hour+l。end ifoelse Min=Min+l。end ifoelse Secif(k=fr)thenif (set=,r)thenif set_reg=,0,thense

29、t_reg=!roif(Year=63)thenYear=H000001Hoelse Year=Year+loend ifoend ifoelseset_reg=,0,oelse Mon=Mon+l。elseif (set=T) thenif set_reg=,O,then set_reg=T。if (Houi-23) thenHour,0)。else Hour=Hour+loend ifoend ifoelseset_regif(k=,r)thenif (set=l) thenif set_reg=,0,then set_reg=T。if (Mon=12) thenMon=n000001Ho

30、end ifoend ifoelseset_reg=,0,oend ifoelseif (set=T) thenif set_reg=0,then set_reg=fro if (Min=59) thenMin,0)。elseMin=Min+l。endifo end ifoelseset_regif(k=,r)thenif (set=T) thenelseif set_reg=,O,then set_regV=T。if (Day=d) thenDay=n000001no else Day=Day+l。end ifo end ifoelseset_reg=,0,oend ifoelseif (s

31、et=T) thenif set_reg=,0,then set_regV=T。if(Sec=59)thenSecrO)。else Sec=Sec+l。endifo end ifoset_reg0)。segCtr0,)。elseif (clkvent and clk=T) thencnt:=cnt+l ocase ent iswhen ”000” =if(k=,r)then segDat=BCDN(7 downto 4)or (blink(2) &blink(2)&blink(2)& blink(2)o segctr=n10000000。elsesegDat=BCDH(

32、7 downto 4)or (blink(2)&blink(2)&blink(2)&blink(2)。segctrif(k=,r)then segDat=BCDN(3 downto 0)or (blink(2)&blink(2)&blink(2)& blink(2)oelsesegctr=,01000000* osegDat=BCDH(3 downto 0)or (blink(l)& blink(l)& blink(l)& blink(l)osegctr=H00001000noelseor (blink(2)&bl

33、ink(2) & blink(2) & blink(2)osegctrsegDat=1010Hosegctrif(k=,r)then segDat=BCDY(7 downto 4)or (blink(l)&blink(l)& blink(l) blink(l)osegctr=n00010000。elsesegDat=BCDM(7 downto 4)or (blink(l )&blink(l )&blink(l)&blink( 1)。segctr=n00010000。end ifosegDat=BCDM(3 downto 0)or(blin

34、k(0)&blink(0)& blink(0)&blink(0)。segctrif(k=,l)then segDat=BCDY(3 downto 0)or (blink(l)&blink(l)& link(l)& blink(l) osegctrsegDat=H1010Hosegctrif(k=,r)then segDat=BCDR(7 downto 4)or (blink(0)&blink(0)&blink(0 & link(0)osegctr=n00000010。elsesegDat=BCDS(7 downto 4)o

35、r (blink(0)& blink(0)& blink(0)&blink(0)。segDat=BCDM(3 downto 0)or(blink(0)&blink(0)& blink(0)&blink(0)。segctr=n00000001。elsesegctrif(k=,l)then segDat=BCDR(3 downto 0)segDat=BCDS(3 downto 0)or (blink(O) & blink(O) & blink(O) &blink(O)。segctr seg7 seg7 seg7 seg7 se

36、g7 seg7 seg7 seg7 seg7 seg7=n11110110no5: BCDOut seg7 seg7=00000000oend caseoend process oEND archo(2) BCD模塊module BCD(DataIn, BCDOut)。input5:0 Dataliiooutput7:0 BCDOutoreg7:0 BCDOutoalwavs(DataIn)begincase (Dataln)0: BCDOut= &B0000_0000。1: BCDOut= &B0000_0001。2: BCDOut= &B0000_0010。3: B

37、CDOut= &B0000_0011。4: BCDOut= &B0000_0100。5: BCDOut= 8B0000_0101。6: BCDOi】t= 8BOOOO OllOo7: BCDOut= &B0000_0111。27: BCD0ut= 8B0010 Olllo8: BCDOut= &B0000_1000。9: BCDOut= &B0000_1001。10: BCDOut= 8B0001_000011: BCDOut=12: BCDOut=13: BCDOut=14: BCDOut=15: BCDOut=16: BCDOut=17: BCDOu

38、t=1& BCDOut=19: BCDOut=20: BCDOut=21: BCDOut=22: BCDOut=23: BCDOut=24: BCDOut=25: BCDOut=26: BCDOut=&B0001_0001。8*B0001_0010o8*B0001_0011o8*B0001_0100o8*B0001_0101o8*B0001_0110o&B0001_0111。8*B0001_1000o8*B0001_1001o8*B0010_0000o&B0010_0001。8*B0010_0010o8*B0010_0011o8*B0010_0100o8*B00

39、10_0101o7: BCDOut= &B0000_0111。27: BCD0ut= 8B0010 Olllo8*B0010 OllOo2& BCDOut=&B0010_1000。4& BCDOut= 8BOIOO 1000o29: BCDOut=30: BCDOut=31: BCDOut=32: BCDOut=33: BCDOut=34: BCDOut=35: BCDOut=36: BCDOut=37: BCDOut=3& BCDOut=39: BCDOut=40: BCDOut=41: BCDOut=42: BCDOut=43: BCDOut=44:

40、 BCDOut=45: BCDOut=46: BCDOut=47: BCDOut=&B0010_1001。8*B0011_0000o8*B0011_0001o8*B0011_0010o&B0011_0011。8*B0011_0100o8*B0011_0101o&B0011_0110。&B0011_0111。8*B0011_1000o8*B0011_1001o8*B0100_0000o8*B0100_0001o8*B0100_0010o8*B0100_0011o8*B0100_0100o8*B0100_0101o8*B0100_0110o49: BCDOut=&a

41、mp;B0100_1001。69: BCDOut= 8B0110 lOOlo8*B0100 Olllo50: BCDOut=51: BCDOut=52: BCDOut=53: BCDOut=54: BCDOut=55: BCDOut=56: BCDOut=57: BCDOut=5& BCDOut=59: BCDOut=60: BCDOut=61: BCDOut=62: BCDOut=63: BCDOut=64: BCDOut=65: BCDOut=66: BCDOut=67: BCDOut=6& BCDOut=8*B0101_0000o8*B0101_0001o&B01

42、01_0010。8*B0101_0011o8*B0101_0100o8*B0101_0101o8*B0101_0110o&B0101_0111。8*B0101_1000o8*B0101_1001o&B0110_0000。8*B0110_0001o8*B0110_0010o&B0110_0011。8*B0110_0100o8*B0110_0101o&B0110_0110。49: BCDOut=&B0100_1001。69: BCDOut= 8B0110 lOOlo&B0110_0111。8*B0110 1000o71: BCDOut=72: BCD

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