1、第第4 4章章 組合邏輯電路組合邏輯電路 每一個數字信號的處理系統，都包每一個數字信號的處理系統，都包含了許許多多的邏輯電路。含了許許多多的邏輯電路。 一般邏輯電路大致可分為兩大類：一般邏輯電路大致可分為兩大類： 一類是一類是組合邏輯電路組合邏輯電路，一類是，一類是時序時序邏輯電路邏輯電路。教學要求 （1）掌握組合邏輯電路的）掌握組合邏輯電路的分析和設計方法分析和設計方法。 （2）掌握常用組合邏輯電路）掌握常用組合邏輯電路功能器件（模塊）功能器件（模塊）的邏的邏輯功能及使用方法。輯功能及使用方法。 （3）理解常用組合邏輯電路功能器件的工作原理。）理解常用組合邏輯電路功能器件的工作原理。 （4）

2、了解組合邏輯電路中的競爭與冒險現象。）了解組合邏輯電路中的競爭與冒險現象。定義 組合邏輯電路： 輸出僅由當前輸入決定，與電路以前狀態無輸出僅由當前輸入決定，與電路以前狀態無關；電路結構中關；電路結構中無無反饋環路，反饋環路，無無記憶元件。記憶元件。時序邏輯電路：方框圖 組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY特點特點(1)從電路結構上看，基本由從電路結構上看，基本由邏輯門電路邏輯門電路組成；組成；(2)不存在不存在反饋反饋，不包含記憶元件，不包含記憶元件 (觸發器觸發器)。 從邏輯功能上看從邏

3、輯功能上看,任一時刻的輸出僅僅與該時任一時刻的輸出僅僅與該時刻的輸入有關，與該時刻之前電路的狀態無關。刻的輸入有關，與該時刻之前電路的狀態無關。即時輸入決定即時輸出即時輸入決定即時輸出。組合邏輯電路特點組合邏輯電路特點:常用組合模塊常用組合模塊編碼器、譯碼器、加法器、編碼器、譯碼器、加法器、數據選擇器、數值比較器、數據選擇器、數值比較器、奇偶校驗器等。奇偶校驗器等。常用組合模塊（中規模集成電路）常用組合模塊（中規模集成電路）:4.1 組合邏輯電路的分析組合邏輯電路的分析4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設計組合邏輯電路的設計4.3 常用組合模塊的功能及應用常用組

4、合模塊的功能及應用4. 4 組合電路中的競爭冒險組合電路中的競爭冒險分析的目的 找出給定組合邏輯電路中找出給定組合邏輯電路中輸出與輸入輸出與輸入的關系的關系，從而闡明組合邏輯電路的，從而闡明組合邏輯電路的功能。功能。 分析的步驟步驟 分析組合邏輯電路的目的，是確定已知電路的邏分析組合邏輯電路的目的，是確定已知電路的邏輯功能，其步驟是：輯功能，其步驟是：從輸入端入手，根據邏輯門電路的邏輯功能，從輸入端入手，根據邏輯門電路的邏輯功能，逐級逐級寫出各輸出端的邏輯函數表達式寫出各輸出端的邏輯函數表達式 化簡和變換邏輯表達式化簡和變換邏輯表達式 列出真值表列出真值表 確定邏輯功能。確定邏輯功能。級數的概

5、念級數的概念ABCY&級數級數：從某一輸入信號發生變換到引起輸出也發生變化所：從某一輸入信號發生變換到引起輸出也發生變化所經歷的邏輯門的最大數目。通常將輸入級作為第一級，順經歷的邏輯門的最大數目。通常將輸入級作為第一級，順序推之。序推之。Y31111ABCYY1Y21(1)(2)例例ABCY&邏輯圖邏輯圖邏輯表達邏輯表達式式 1 1 最簡與或表最簡與或表達式達式化簡化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出從輸入到輸出逐級寫出逐級寫出ACBCABYYYY 321例例A B CY0 0 00 0 10 1 00 1 11 0 01 0

6、11 1 01 1 100010111最簡與或最簡與或表達式表達式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當輸入當輸入A、B、C中有中有2 2個或個或3 3個為個為1 1時，輸時，輸出出Y為為1 1，否，否則輸出則輸出Y為為0 0。 4 所以這個電路所以這個電路實際上是一種實際上是一種3 3人表決用的人表決用的組合電路：只組合電路：只要有要有2票或票或3票票同意，表決就同意，表決就通過。通過。例例Y31111ABCYY1Y21邏輯圖邏輯圖邏輯表邏輯表達式達式BABBABBACBAY最簡與或最簡與或表達式表達式BBACBABYYYYBY2Y1YBAYCBAY2133

7、21真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實現用與非門實現電路的輸出電路的輸出Y只與輸入只與輸入A、B有關，有關，而與輸入而與輸入C無關。無關。Y和和A、B的邏輯關的邏輯關系為：系為：A、B中只要一個為中只要一個為0，Y=1；A、B全為全為1時，時，Y=0。所以。所以Y和和A、B的邏的邏輯關系為與非運算的關系。輯關系為與非運算的關系。電路的邏輯功能電路的邏輯功能ABBAY4.2 組合邏輯電路的設計組合邏輯電路的設計4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設計組合

8、邏輯電路的設計4.3 常用組合模塊的功能及應用常用組合模塊的功能及應用4. 4 組合電路中的競爭冒險組合電路中的競爭冒險設計步驟設計步驟 組合邏輯設計是組合邏輯分析的逆過程，由實際的邏輯問組合邏輯設計是組合邏輯分析的逆過程，由實際的邏輯問題題(即邏輯功能要求即邏輯功能要求)出發，最終得到滿足功能要求的最簡單組出發，最終得到滿足功能要求的最簡單組合邏輯電路圖。合邏輯電路圖。 什么是組合邏輯設計？什么是組合邏輯設計？ 組合邏輯電路設計步驟組合邏輯電路設計步驟SSI采用采用SSI的組合邏輯電路設計的組合邏輯電路設計 首先首先將邏輯功能要求抽象成將邏輯功能要求抽象成真值表真值表的形式。的形式。 由真值

9、表可以由真值表可以很方便地寫出很方便地寫出邏輯函數的表達式邏輯函數的表達式。 在采用小規模器件時，通常將函數在采用小規模器件時，通常將函數化簡成最簡與化簡成最簡與-或表達式或表達式，使其包含的乘積項最少，且每個乘積項所包含的因子數也最少。使其包含的乘積項最少，且每個乘積項所包含的因子數也最少。 最后根據所最后根據所采用的器件采用的器件的類型進行適當的函數的類型進行適當的函數表達式變換表達式變換，如變換成與非與非表達式、或非或非表達式、與或非表達如變換成與非與非表達式、或非或非表達式、與或非表達式等。式等。一、既有原變量又有反變量輸入一、既有原變量又有反變量輸入 ：有一火災報警系統，設有煙感、溫

10、感和紫外光感三種不有一火災報警系統，設有煙感、溫感和紫外光感三種不同類型的火災探測器。為了防止誤報警，只有當其中兩種或同類型的火災探測器。為了防止誤報警，只有當其中兩種或兩種類型以上的探測器發生火災探測信號時，報警系統才產兩種類型以上的探測器發生火災探測信號時，報警系統才產生報警控制信號，試設計產生報警控制信號的電路。生報警控制信號，試設計產生報警控制信號的電路。解：解：首先，指定變量并編碼：（邏輯抽象）首先，指定變量并編碼：（邏輯抽象） 設設A、B、C分別表示煙感、溫感、紫外光感三種探測分別表示煙感、溫感、紫外光感三種探測器的探測信號，為報警控制電路的輸入，以器的探測信號，為報警控制電路的輸

11、入，以1表示高電平，表示高電平，表示有火災，表示有火災，0表示低電平，表示無火災；表示低電平，表示無火災； 設設F為報警控制電路的輸出，以為報警控制電路的輸出，以1表示高電平，表示有表示高電平，表示有火災報警，以火災報警，以0表示低電平，表示無火災報警。表示低電平，表示無火災報警。 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 13567( , ,)F A B CmmmmABCABCABCABC由此可列出真值表：由此可列出真值表：寫出表達式：寫出表達式：采用與非器件實現采用與非器件實現BCACABFB

12、CACABBCACABF畫卡諾圖畫卡諾圖并化簡并化簡采用與非采用與非器件實現器件實現BCACABFBCACABBCACABF畫邏輯畫邏輯電路圖電路圖采用或非器件實現采用或非器件實現 若采用若采用或非器件或非器件實現，可將實現，可將F的的與或與或表達式，變換為表達式，變換為或與或與表達式。或表達式。或在卡諾圖上圈在卡諾圖上圈0，直接得或與表達式：，直接得或與表達式：)()()()()(CBCABACBCABAF兩次求反，得到兩次求反，得到畫邏輯畫邏輯電路圖電路圖采用與或非器件實現采用與或非器件實現若采用若采用與或非與或非器件實現器件實現畫邏輯畫邏輯電路圖電路圖練習練習*練習：練習：設計一個監測設

13、計一個監測信號燈工作狀態的邏信號燈工作狀態的邏輯電路。這組信號燈輯電路。這組信號燈分別為紅、黃、綠三分別為紅、黃、綠三盞。點亮狀態只允許盞。點亮狀態只允許為紅、黃和綠三種之為紅、黃和綠三種之一。其他狀態表示電一。其他狀態表示電路出現故障。要求電路出現故障。要求電路能夠產生故障信號，路能夠產生故障信號，以提醒人員前去修理。以提醒人員前去修理。練習練習*練習練習*二、只有原變量輸入，用與非門實現二、只有原變量輸入，用與非門實現二、只有原變量沒有反變量輸入，且用與非門實現二、只有原變量沒有反變量輸入，且用與非門實現幾個名詞幾個名詞: 生成項生成項 (多余項，添加項）多余項，添加項）尾部因子尾部因子：

14、是指每個乘積項中帶非號部分的因子是指每個乘積項中帶非號部分的因子FAB AB BC ADABD BACAABCD BABCDBDACABCDABCD為生成項為生成項 例例 在只有原變量，沒有反變量輸入條件下，用與非門實現在只有原變量，沒有反變量輸入條件下，用與非門實現函數函數 )14,13,12,11,10, 9 , 8 , 7 , 6 , 5 , 4(),(mDCBAF解解用卡諾圖對函數進行化簡，如圖所示用卡諾圖對函數進行化簡，如圖所示化簡結果為化簡結果為DACBBABAFDACBBABAF兩次求反，得兩次求反，得DACBBABAF若既有原變量，若既有原變量，又有反變量輸入，又有反變量輸入，

15、則得邏輯電路圖則得邏輯電路圖: :現在沒有反變量現在沒有反變量輸入，所以其邏輸入，所以其邏輯電路如圖輯電路如圖第第1級反相器用來產生級反相器用來產生反變量，比前一個圖多反變量，比前一個圖多了一級門，為了一級門，為3級門的級門的電路結構電路結構DACBBABAF上圖所示電路不是最佳結果。若對上圖所示電路不是最佳結果。若對進行合并，得進行合并，得ACBBDAACBBDACABDBADACBBABAF)()(3級門的電路結構，級門的電路結構，比上圖少比上圖少4個反相器個反相器DACBBABAF實際上，還可以進一步處理。對實際上，還可以進一步處理。對進行一些代數處理，進行一些代數處理，DBDABADA

16、BACACBBACBBADBCA和和為化簡中的為化簡中的多余項多余項，這里稱為，這里稱為生成項生成項，加入這些生成項后，函數值不會改變加入這些生成項后，函數值不會改變CADBDACBBABAF上式中上式中CADBDACBBABAF3級門的電路結構，只需要級門的電路結構，只需要4個與非門，就實個與非門，就實現了現了F函數。函數。ACDBBCDADCABDCBA)()(ABCDBABCDAABCDBABCDA*小結 由此可以看出，由此可以看出，在沒有反變量輸入的條件下在沒有反變量輸入的條件下，組合電路的結構為組合電路的結構為3級門結構：級門結構： 第第1級為輸入級，與非門器件的多少，取決于級為輸入

17、級，與非門器件的多少，取決于函數中乘積項所包含的尾部因子種類的多少。函數中乘積項所包含的尾部因子種類的多少。（尾（尾部因子是指每個乘積項中帶非號部分的因子）部因子是指每個乘積項中帶非號部分的因子） 第第2級為中間級或稱為與項級，所含器件的多少，級為中間級或稱為與項級，所含器件的多少，取決于乘積項的多少。取決于乘積項的多少。 第第3級為輸出級或稱為或項級。級為輸出級或稱為或項級。*只有原變量輸入，用與非門只有原變量輸入，用與非門設計步驟設計步驟： 邏輯功能要求邏輯功能要求-真值表得邏輯函數表達式真值表得邏輯函數表達式 化簡得最簡與或式化簡得最簡與或式ABDABC 尋找全部生成項進行乘積項合并，若

18、找到可以尋找全部生成項進行乘積項合并，若找到可以和其合并的乘積項（和其合并的乘積項（除尾部因子以外的其它變量因除尾部因子以外的其它變量因子完全相同的乘積項如子完全相同的乘積項如 ）則這些生成）則這些生成項叫項叫有用生成項有用生成項，反之為，反之為無用生成項無用生成項。 進行尾部因子變換，盡可能減少尾部因子種類。進行尾部因子變換，盡可能減少尾部因子種類。 兩次求反，得到與非與非表達式。兩次求反，得到與非與非表達式。 畫出邏輯電路圖畫出邏輯電路圖例dacbaca bc dd acdbabcaabc cacd 對于有兩個或兩個以上的尾部因子，且沒有生成項或有對于有兩個或兩個以上的尾部因子，且沒有生成

19、項或有生成項但無生成項但無有用生成項有用生成項時，采用：時，采用： 并項法并項法或代替因子法或代替因子法 減少減少尾部因子。尾部因子。ABABAABBABBCACABA*三、只有原變量輸入，用或非門實現三、只有原變量輸入，用或非門實現三、只有原變量沒有反變量輸入，用或非門實現三、只有原變量沒有反變量輸入，用或非門實現設計步驟：設計步驟：求原函數的對偶函數求原函數的對偶函數F F* 采用與非器件的設計方法，求出采用與非器件的設計方法，求出F*的與非與非的與非與非表達式表達式再求再求 F*的對偶式得的對偶式得F的或非或非表達式的或非或非表達式*利用相關函數之間的關系 利用原函數利用原函數F F求求

20、F F的反函數。的反函數。 F F的反函數由的反函數由2 2n n個最小項中，除去個最小項中，除去F F中已包含的最小項中已包含的最小項以外的全部最小項組成。以外的全部最小項組成。利用利用F F的反函數求對偶函數的反函數求對偶函數F F* * 。 若若F F的反函數中最小項號碼為的反函數中最小項號碼為i i，則，則 F F* * 中最小項號碼中最小項號碼為（為（2 2n n1 1）i i。（個數相同）。（個數相同）利用偶函數利用偶函數F F* * 求求F F，F= (FF= (F* *) )* *原函數原函數、反函數反函數、對偶函數對偶函數的最小項之間的關系的最小項之間的關系例例：在只有原變量

21、沒有反變量輸入條件下：在只有原變量沒有反變量輸入條件下,用或非門實現下用或非門實現下列函數：列函數：( , , , )(0,4,11,12,13,15)F a b c dm( , , , )(1,2,3,5,6,7,8,9,10,14)F a b c dm解：解： 求原函數的對偶函數求原函數的對偶函數F* 采用與非器件的設計方法，求出采用與非器件的設計方法，求出F*的與非與非表達式的與非與非表達式*( , , , )(14,13,12,10,9,8,7,6,5,1)Fa b c dm再求再求 F*的對偶式得的對偶式得F的或非或非表達式的或非或非表達式*四、多輸出組合邏輯電路的設計四、多輸出組合

22、邏輯電路的設計1、什么是多輸出函數的組合邏輯電路、什么是多輸出函數的組合邏輯電路? 它是一種它是一種同一組輸入變量同一組輸入變量下具有多個輸出的邏輯電路，下具有多個輸出的邏輯電路，其框圖見圖所示。其框圖見圖所示。 A1 A2 An F1 F2 Fm組組 合合 邏邏 輯輯 電電 路路2、多輸出函數組合邏輯電路的特殊點、多輸出函數組合邏輯電路的特殊點? 多輸出函數電路是一整體，從多輸出函數電路是一整體，從“局部局部”觀點看，每個單獨觀點看，每個單獨輸出電路最簡，從輸出電路最簡，從“整體整體”看未必最簡。因此從全局出發，應看未必最簡。因此從全局出發，應確定各輸出函數的公共項，以使整個邏輯電路最簡。確

23、定各輸出函數的公共項，以使整個邏輯電路最簡。例例 用與非門實現下列多輸出函數：用與非門實現下列多輸出函數： F1(A,B,C) =m(1，3，4，5，7) F2 (A,B,C) =m(3，4，7)任務：確定各單獨輸出函數的公共項任務：確定各單獨輸出函數的公共項 F1 (A,B,C) =m( (1，3，4，5，7) )ABC00 01 11 10011 1 1 11BACF1CBABCF2F2 (A,B,C) =m( (3，4，7) )ABC00 01 11 1001 1 11CBBCAABCF1F2BACF1CBABCF2BAC CBABCF1 (A,B,C) =m( (1，3，4，5，7)

24、)ABC00 01 11 10011 1 1 11F2 (A,B,C) =m( (3，4，7) )ABC00 01 11 1001 1 11CBBCAABCF1F2BACF1CBABCF2BACCBABCCBACF1CBABCF2CBACCBABCCBCABCF1F2設計說明1 1、無反變量輸入問題，可通過加非門解決。與非門可作非、無反變量輸入問題，可通過加非門解決。與非門可作非門用。門用。 A 1 Y & A Y & 2 2、電路圖中相交的地方用、電路圖中相交的地方用“黑點黑點”標注，沒有標注表示不相交標注，沒有標注表示不相交3 3、最簡電路不一定是最佳電路最簡電路不一定是最

25、佳電路3點說明：點說明：4.3 常用組合模塊的功能及應用常用組合模塊的功能及應用4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設計組合邏輯電路的設計4.3 常用組合模塊的功能及應用常用組合模塊的功能及應用4. 4 組合電路中的競爭冒險組合電路中的競爭冒險常用組合模塊的功能及應用 常用組合邏輯功能器件包括全加器、編碼器、譯碼常用組合邏輯功能器件包括全加器、編碼器、譯碼器、數據選擇器、數值比較器、奇偶檢驗器、數據選擇器、數值比較器、奇偶檢驗/產生器等。產生器等。 對于這些邏輯器件除了掌握其基本功能外，還必對于這些邏輯器件除了掌握其基本功能外，還必須了解其須了解其使能端使能端、擴

26、展端擴展端，掌握這些器件的應用。，掌握這些器件的應用。全加器的功能及應用 兩個二進制數之間的算術運算無論是加、減、兩個二進制數之間的算術運算無論是加、減、乘、除，目前在計算機中都是化成若干步加法運乘、除，目前在計算機中都是化成若干步加法運算進行的。因此，算進行的。因此，全加器全加器和和半加器半加器是構成算術運是構成算術運算器的基本單元。算器的基本單元。1 1、半加器、半加器 能對兩個能對兩個1位二進制數進行相加，而求得位二進制數進行相加，而求得和和及及進位進位的邏的邏輯電路稱為半加器。輯電路稱為半加器。 半半加加器器真真值值表表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0

27、1 0 1 0 0 1 iiiiiiiiiiBACBABABAS =1 & Ai Bi Si Ci Ai Bi Si Ci CO 半半加加器器符符號號 半半加加器器電電路路圖圖 加數加數本位本位的和的和向高向高位的位的進位進位2、全加器 能對兩個能對兩個1位二進制數進行相加并考慮低位來的進位，即相當位二進制數進行相加并考慮低位來的進位，即相當于于3個個1位二進制數相加，求得位二進制數相加，求得和和及及進位進位的邏輯電路稱為的邏輯電路稱為全加器全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0

28、 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Ai、Bi：加數，：加數，Ci-1：低位來的進位，低位來的進位，Si：本位的和，：本位的和， Ci：向高位的進位。：向高位的進位。全加器的輸出函數 AiBi Si-1 00 01 11 10 0 0 1 0 1 1 1 0 1 0 Si的卡諾圖 7421mmmmSi11111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAS Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1

29、 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 全加器的輸出函數 AiBiCi-1000111100001010111 Ci的卡諾圖35( , , )iiiC A B CmmABiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()( Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號iiiiiiBACBAC1)(=1&

30、;AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=11iiiiCBAS3 3、串行進位加法器、串行進位加法器實現多位二進制數相加的電路稱為實現多位二進制數相加的電路稱為加法器加法器。：把：把n位全加器串聯起來，低位全加器的進位輸出連接位全加器串聯起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。到相鄰的高位全加器的進位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位：進位

31、信號是由低位向高位逐級傳遞逐級傳遞的，的，速度不高速度不高。4 4、并行進位加法器（超前進位加法器）、并行進位加法器（超前進位加法器） 各位進位各位進位信號信號Y2、Y3、Y4、CO4的產的產生，均只需要生，均只需要經歷一級與非經歷一級與非門和一級與或門和一級與或非門的延遲時非門的延遲時間，比逐位進間，比逐位進位的全加器大位的全加器大大縮短了時間。大縮短了時間。超前進位的產生超前進位的產生FFFF1111111122212211112222211113332222111133333222211114443333222211ABCICOABAB CIABCO =ABABAB CICOABABAB

32、AB CIABABABABAB CICOABABABABABAB CIABABABABABAB1144444333322221111AB CICOABABABABABABABAB CI4 4位超前進位全加器位超前進位全加器4 4位超前進位全加器集成電路有：位超前進位全加器集成電路有：CT54 283/CY74 283CT54 283/CY74 283、CT54S283/CY74S283CT54S283/CY74S283、CT54LS283/CY74LS283CT54LS283/CY74LS283、CC4008CC4008等。等。4 4位位全加器邏輯符號全加器邏輯符號5 5、采用全加器實現組合邏

33、輯函數、采用全加器實現組合邏輯函數例例4-10 設計將設計將8421 BCD碼轉換為余碼轉換為余3BCD碼的碼的碼制轉換電路。碼制轉換電路。（P154）8421BCD碼碼+0011=余余3BCD碼碼例例 用全加器實現兩個用全加器實現兩個1位位8421BCD碼十進制加法運算碼十進制加法運算 解：解：十進制數的加法和十進制數的加法和8421BCD8421BCD碼的碼的4 4位二進制加法差異位二進制加法差異3+5=80 0 1 10 1 0 11 0 0 06+7=138+9=170 1 1 00 1 1 11 1 0 11 0 0 01 0 0 11 0 0 0 11 1 0 10 1 1 01

34、0 0 1 11 0 0 0 1 0 1 1 01 0 1 1 1加加6修正修正:第一部分和第三部分均由第一部分和第三部分均由4 4位全加器實現。第二部分判別信位全加器實現。第二部分判別信號的產生，應在號的產生，應在4 4位位8421BCD8421BCD相加有進位信號相加有進位信號COCO產生時，或產生時，或者和數在者和數在10101515的情況下產生修正控制信號的情況下產生修正控制信號F F，所以，所以F F應為應為012301230123012301230123FFFFFFFFFFFFFFFFFFFFFFFFCOF1323FFFFCO電路由三個部分組成：電路由三個部分組成：第一部分進行加數

35、和被加數第一部分進行加數和被加數相加相加；第二部分判別是否加以修正，即產生第二部分判別是否加以修正，即產生修正控制信號修正控制信號；第三部分完成第三部分完成加加6 6修正修正。1323FFFFCO用與非用與非門實現門實現F函數函數用全加器實現兩個用全加器實現兩個1位位8421BCD碼十進制加法運算碼十進制加法運算1XmX1YnY編碼器的功能及應用編碼編碼：在選定的一系列二進制數碼中，賦予每個二進制數碼以某一固在選定的一系列二進制數碼中，賦予每個二進制數碼以某一固 定含義定含義 。字符編碼字符編碼：在電子設備中將字符變換成二進制數碼在電子設備中將字符變換成二進制數碼二二-十進制編碼十進制編碼：用

36、二進制數碼表示十進制數用二進制數碼表示十進制數編碼器編碼器：實現編碼功能的電路實現編碼功能的電路當當mn時，編碼器，當時，編碼器，當mB, AB, FABF ABF A=B0 00 11 01 1001001001001 假設與比較結果相符的輸出為假設與比較結果相符的輸出為1，不符的為，不符的為0，則可列出其真值表如下表所示。則可列出其真值表如下表所示。 4位數值比較器位數值比較器邏輯結構邏輯結構 數據輸入數據輸入A A3 3-A-A0 0，B B3 3 -B -B0 0：用做比較的數據用做比較的數據(4(4位位) ) 級聯輸入級聯輸入 ABABAB：擴展連接時使用。擴展連接時使用。( (實現

37、實現4 4位以上數碼比較時，輸入位以上數碼比較時，輸入低位芯片的比較結果低位芯片的比較結果) )比較結果輸出比較結果輸出 F FABABAB：三個輸出中只有一個：三個輸出中只有一個高電平，它代表兩個數據高電平，它代表兩個數據的比較結果。的比較結果。 邏輯符號邏輯符號邏輯邏輯符號符號比較器的功能表邏輯功能表邏輯功能表提示：在進行四位數比較時提示：在進行四位數比較時( (1片片74LS85工作時工作時) )，必須將級聯輸入，必須將級聯輸入AB接地，接地， A=B接高電平接高電平。 比較器的功能擴展擴展 a、 串聯方式擴展串聯方式擴展 例如，將兩片四位比較器擴展為八位比較器。可以將兩片芯片串聯連接，

38、例如，將兩片四位比較器擴展為八位比較器。可以將兩片芯片串聯連接，即將低位芯片的輸出端即將低位芯片的輸出端FAB, FAB, A n）實現組合邏輯函數實現組合邏輯函數1 1、用具有、用具有n個地址輸入端的數據選擇器實現個地址輸入端的數據選擇器實現m變量邏變量邏輯函數輯函數（mn）對于對于n個地址輸入的個地址輸入的MUX，其表達式為，其表達式為 120niiimDY70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY對于對于8選選1的數據選擇器，其表達式為的數據選擇器，其表達式為 采用采用8選選1的數據選擇器，可的數據選

39、擇器，可以實現任意以實現任意3輸入變量的組輸入變量的組合邏輯函數。合邏輯函數。(m=n=3)實現組合邏輯函數實現組合邏輯函數 任何一個具有任何一個具有m個輸入變量的邏輯函數都可以用個輸入變量的邏輯函數都可以用最小項之和來表示：最小項之和來表示： 120miimF m為函數的輸入變量數，為函數的輸入變量數，n為選用的為選用的MUX的地址輸入端的地址輸入端數。數。 當當m =n時，只要將函數的輸入變量時，只要將函數的輸入變量A、B、C、依次依次接到接到MUX的地址輸入端，根據函數的地址輸入端，根據函數F所需要的最小項，確定所需要的最小項，確定MUX中中Di的值的值(0或或1)即可；即可；當當mn時

40、，將時，將MUX的高位地址輸入端接地，其余同上。的高位地址輸入端接地，其余同上。 例例例例 試用試用8選選1MUX實現邏輯函數：實現邏輯函數： CBABAF 解：首先求出解：首先求出F的最小項表達式。的最小項表達式。)7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF0ABC00011110011011111將將F填入卡諾圖，填入卡諾圖，將將F的卡諾圖與的卡諾圖與8選選1的數據選擇器的卡諾圖（右圖）進行比較的數據選擇器的卡諾圖（右圖）進行比較例例令令A2=A，A1=B，A0=C，令令D1=D2=D3=D4=D5=D7=1，D0=D6=0。用用8選選1MUX實現函數實現函數F的邏輯圖

41、如圖所示。的邏輯圖如圖所示。 需要需要注意注意的是，因為函數的是，因為函數F中各最小項的標號是按中各最小項的標號是按A、B、C的權為的權為4、2、1寫出的，因此寫出的，因此A、B、C必須依次加到必須依次加到A2、A1、 A0端。端。 8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABC1練習練習練習練習： 試用試用8選選1MUX實現邏輯函數：實現邏輯函數： FABAB即即D0=D6=D3=D4=D5=D7=0，D1=D2=1實現組合邏輯函數實現組合邏輯函數2 2、用具有、用具有n n個地址輸入端的數據選擇器實現個地址輸入端的數據選擇器實現m m變量的組變量的組合邏輯函數（合邏輯函

42、數（m nm n）1）擴展法）擴展法2）降維圖法）降維圖法擴展法擴展法實現組合邏輯函數實現組合邏輯函數擴展法擴展法: 合理利用使能端擴展功能的方法，將合理利用使能端擴展功能的方法，將2n選選1的數據選擇器擴展為的數據選擇器擴展為2m選選1的數據選的數據選擇器。再擇器。再實現邏輯函數。實現邏輯函數。例例例例 試用試用8選選1MUX實現邏輯函數：實現邏輯函數： ( ,)(0,3,6,7,10,11,13,14)F A B C Dm解解(A=0時選通低位片時選通低位片1， A=1時選通高位片時選通高位片2) 上式中，第一項在上式中，第一項在A=0時成立，即片時成立，即片1工作，括號內為關于工作，括號

43、內為關于B、C、D的的4個最小項個最小項m0,m3,m6,m7；第二項在第二項在A=1時成立，即片時成立，即片2工工作，括號內為關于作，括號內為關于B、C、D的的4個最小項個最小項m2,m3,m5,m6。8選選1數據選擇器有數據選擇器有3個地址端，個地址端，8個數據輸入端，而個數據輸入端，而4變量變量函數一共有函數一共有16個最小項，所以采用個最小項，所以采用8選選1數據選擇器擴展成數據選擇器擴展成16選選1數據選擇器。數據選擇器。 例例70iiiYD m可知片可知片1的的 D0=D3 =D6 =D7=1, D1=D2 =D4 =D5=0片片2的的 D2=D3 =D5 =D6=1, D0=D1

44、 =D4 =D7=0將上式兩括號中的內容與片將上式兩括號中的內容與片1、2的邏輯函數關系式相比：的邏輯函數關系式相比：降維圖法降維圖法實現組合邏輯函數實現組合邏輯函數降維圖法降維圖法 在一個函數的卡諾圖中，函數的所有變量均為卡諾圖的在一個函數的卡諾圖中，函數的所有變量均為卡諾圖的變量，圖中每一個最小項小方格，都填變量，圖中每一個最小項小方格，都填1或或0或任意項或任意項。 一般將卡諾圖的一般將卡諾圖的變量數變量數稱為該圖的稱為該圖的維數。維數。 如果把某些變量也作為卡諾圖小方格內的值，則會減如果把某些變量也作為卡諾圖小方格內的值，則會減少卡諾圖的維數，這種卡諾圖稱為降維卡諾圖，簡稱少卡諾圖的維

45、數，這種卡諾圖稱為降維卡諾圖，簡稱降維降維圖。圖。 作為降維圖小方格中值的那些變量稱為作為降維圖小方格中值的那些變量稱為記圖變量記圖變量。降維圖法舉例降維圖法舉例例：降維降維（P150）降維方法降維方法降維方法降維方法總結總結：如果記圖變量為如果記圖變量為X，對于原卡諾圖（或降維圖）中，對于原卡諾圖（或降維圖）中，當當X0時，原圖單元值為時，原圖單元值為F，X1時，原圖單元值為時，原圖單元值為G， 則在新的降維圖中對應的降維圖單元中填入子函數則在新的降維圖中對應的降維圖單元中填入子函數XFXG。說明說明：F和和G可以為可以為0，可以為，可以為1，可以為某另一變量，也可以，可以為某另一變量，也可

46、以為某一函數。為某一函數。例例4-7（P151）例例 用用8選選1數據選擇器實現函數數據選擇器實現函數(注意修正例題中錯誤)14,13,12,11, 9, 7, 6, 5, 1 (),(mDCBAF解解第一步第一步 作出作出F的卡諾圖，并降維的卡諾圖，并降維例例4-7在在F的卡諾圖中，以的卡諾圖中，以D為記圖變量，得到為記圖變量，得到3維的降維圖維的降維圖第二步第二步 將函數降維圖與將函數降維圖與8選選1數據選擇器卡諾圖比較，得到數據選擇器卡諾圖比較，得到8選選1數據選擇數據輸入端數據選擇數據輸入端DDDDDDDDDDDDD76543210,1,1,0,例例4-7第三步第三步 畫出邏輯電路圖，

47、畫出邏輯電路圖，例例4-8（P151）例例 用用8選選1數據選擇器實現函數數據選擇器實現函數)31,26,23,22,21,20,14,13,12,11, 9, 3, 1, 0(),(mEDCBAF解解第一步，作出第一步，作出F的卡諾圖及其降維圖的卡諾圖及其降維圖例例4-8例例4-8第二步，將第二步，將3變量降維圖與變量降維圖與8選選1數據選擇器卡諾圖相比較，得數據選擇器卡諾圖相比較，得DEDDEDEDDDDDEEDDEDDDEDEDEDD76543210, 1,0,0,例例4-8第三步第三步 采用采用8選選1數據選擇器，構成的邏輯電路圖如下圖所示數據選擇器，構成的邏輯電路圖如下圖所示例例4-

48、8 對于此例，也可以采用同一規格的對于此例，也可以采用同一規格的4選選1數據選擇器來實現，數據選擇器來實現，變換成變換成2變量降維圖，如下圖所示。變量降維圖，如下圖所示。例例4-8以以A，B輸入變量作為輸入變量作為4選選1數據選擇器的地址，以數據選擇器的地址，以C、D、E作作為記圖變量。則子函數分別為：為記圖變量。則子函數分別為：必須選用必須選用3片片4選選1數據選擇器分別實現數據選擇器分別實現f0、f1、f3CDEEDCfCfECDCECEDCECfECDCEDCf3210例例4-84選選1數據選擇器實現的邏輯電路圖數據選擇器實現的邏輯電路圖*練習練習練習練習 試用試用4選選1MUX實現三變

49、量函數：實現三變量函數： 解：解： 首先選擇地址輸入，令首先選擇地址輸入，令A1A0=AB，則多余輸入變量，則多余輸入變量為為C，子函數，子函數Di=f(c)。 確定子函數確定子函數Di。 用代數法將用代數法將F的表達式變換為與的表達式變換為與Y相應的形式：相應的形式： *練習練習將將F與與Y對照可得對照可得 0, 13210DCDCDD4選1MUXYA0A1D1D0D3D2EFABC11兩點說明兩點說明用數據選擇器實現組合邏輯函數的兩點說明：用數據選擇器實現組合邏輯函數的兩點說明：1、數據選擇器實現組合邏輯函數十分方便，但它僅對實、數據選擇器實現組合邏輯函數十分方便，但它僅對實現單輸出的邏輯

50、函數方便，而對于多輸出函數，每個輸出現單輸出的邏輯函數方便，而對于多輸出函數，每個輸出函數就需至少一塊數據選擇器組件。函數就需至少一塊數據選擇器組件。2、在、在mn的情況下，選擇哪些變量作為地址，哪些變量的情況下，選擇哪些變量作為地址，哪些變量作為記圖變量，可以是任意的，但不同的選擇方案會有不作為記圖變量，可以是任意的，但不同的選擇方案會有不同的結果，要得到最佳方案，必須對原始卡諾圖進行仔細同的結果，要得到最佳方案，必須對原始卡諾圖進行仔細分析，以選擇子函數最少或最簡單的方案。分析，以選擇子函數最少或最簡單的方案。采用中規模器件設計組合電路總結采用中規模器件設計組合電路總結 因為每一種組合電路

51、的中規模器件都具有某因為每一種組合電路的中規模器件都具有某種確定的邏輯功能，都可以寫出其輸出和輸入關種確定的邏輯功能，都可以寫出其輸出和輸入關系的邏輯函數表達式。因此可以將要實現的邏輯系的邏輯函數表達式。因此可以將要實現的邏輯函數表達式進行變換，盡可能變換成與某些中規函數表達式進行變換，盡可能變換成與某些中規模器件的邏輯函數表達式模器件的邏輯函數表達式類似類似的形式。的形式。 在采用中規模器件設計時，由于大多數是專在采用中規模器件設計時，由于大多數是專用的功能器件，用這些功能器件實現組合邏輯函用的功能器件，用這些功能器件實現組合邏輯函數，基本采用數，基本采用邏輯函數對比邏輯函數對比的方法。的方

52、法。采用中規模器件設計組合電路總結采用中規模器件設計組合電路總結 如果需要實現的邏輯函數表達式與某些中規模器如果需要實現的邏輯函數表達式與某些中規模器件的邏輯函數表達式形式上件的邏輯函數表達式形式上完全一致完全一致，則使用這種器，則使用這種器件件最方便最方便。 如果需要實現的邏輯函數是某種中規模器件的邏如果需要實現的邏輯函數是某種中規模器件的邏輯函數表達式的一部分，例如輯函數表達式的一部分，例如變量數少變量數少，則只需對中，則只需對中規模器件的規模器件的多余輸入多余輸入端做適當的端做適當的處理處理（固定為（固定為1或固或固定為定為0），也可以很方便地實現需要的邏輯函數。），也可以很方便地實現需

53、要的邏輯函數。 如果需實現的邏輯函數的變量數比中規模集成器如果需實現的邏輯函數的變量數比中規模集成器件的輸入件的輸入變量多變量多，則可以通過，則可以通過擴展擴展和和降維降維的方法來實的方法來實現。現。采用中規模器件設計組合電路總結采用中規模器件設計組合電路總結 一般來講，一般來講， 使用使用數據選擇器數據選擇器實現實現單輸出函數單輸出函數方便，方便， 使用使用譯碼器譯碼器和附加邏輯門實現和附加邏輯門實現多輸出函數多輸出函數方便，方便， 對一些具有某些特點的邏輯函數，如邏輯函數為對一些具有某些特點的邏輯函數，如邏輯函數為輸入信號輸入信號相加相加，則采用，則采用全加器全加器實現較為方便。實現較為方

54、便。利用譯碼器實現組合邏輯函數，后面加一些小規模的門電路；利用譯碼器實現組合邏輯函數，后面加一些小規模的門電路；利用選擇器實現組合邏輯函數，前面加一些小規模的門電路；利用選擇器實現組合邏輯函數，前面加一些小規模的門電路；利用全加器實現組合邏輯函數，中間加一些小規模的門電路。利用全加器實現組合邏輯函數，中間加一些小規模的門電路。4. 4 組合電路中的競爭冒險組合電路中的競爭冒險4.1 組合邏輯電路的分析組合邏輯電路的分析4.2 組合邏輯電路的設計組合邏輯電路的設計4.3 常用組合模塊的功能及應用常用組合模塊的功能及應用4. 4 組合電路中的競爭冒險組合電路中的競爭冒險競爭冒險的概念的概念 信號經

55、不同的路徑到達同一點的時間有先有后，這種現象叫“競爭現象”。 由于“競爭現象”產生錯誤的輸出或結果，這種情況稱“冒險”或者“競爭冒險”。競爭冒險競爭冒險的定義的定義產生競爭冒險的原因 理想情況理想情況下，組合邏輯電路的設計中，假設電路的連下，組合邏輯電路的設計中，假設電路的連線和集成門電路都線和集成門電路都沒有延遲沒有延遲，電路中的多個輸入信號發生，電路中的多個輸入信號發生變化時，都是變化時，都是同時瞬間同時瞬間完成。完成。 而而實際實際上，信號通過連線及集成門都有一定的上，信號通過連線及集成門都有一定的延遲時延遲時間間，輸入信號變化也需要一個，輸入信號變化也需要一個過渡時間過渡時間，多個輸入

56、信號發，多個輸入信號發生變化時，也可能有生變化時，也可能有先后快慢先后快慢的差異。的差異。 因此，在理想情況下設計的組合邏輯電路，受到上述因此，在理想情況下設計的組合邏輯電路，受到上述因素的影響后，可能在輸入信號變化的瞬間，在輸出端出因素的影響后，可能在輸入信號變化的瞬間，在輸出端出現一些不正確的現一些不正確的尖峰尖峰信號。這些尖峰信號（信號。這些尖峰信號（毛刺毛刺信號）的信號）的出現，稱為出現，稱為冒險現象。冒險現象。競爭冒險的分類 如果輸入信號變化前、后如果輸入信號變化前、后穩定輸出相同穩定輸出相同，而在轉換瞬，而在轉換瞬間有冒險，稱為間有冒險，稱為靜態冒險靜態冒險。 如果輸入信號變化前、

57、后穩定輸出為如果輸入信號變化前、后穩定輸出為1，而轉換瞬間出現，而轉換瞬間出現0的毛刺的毛刺（序列為（序列為101），這種靜態冒險稱為），這種靜態冒險稱為靜態靜態0冒險；冒險； 如果輸入信號變化前、后穩定輸出為如果輸入信號變化前、后穩定輸出為0，而轉換瞬間出現，而轉換瞬間出現1的毛刺的毛刺（序列為（序列為010），這種靜態冒險稱為），這種靜態冒險稱為靜態靜態1冒險。冒險。在組合電路中，在組合電路中，競爭冒險的分類 如果輸入信號變化前、后穩定如果輸入信號變化前、后穩定輸出不同輸出不同，則，則不會出現不會出現靜態冒險。靜態冒險。 動態冒險只有在動態冒險只有在多級電路多級電路中才會發生，在中才會發生

58、，在兩級兩級與或與或（或與）（或與）電路中是不會發生電路中是不會發生的。的。 但如果在得到最終穩定輸出之前，輸出發生了但如果在得到最終穩定輸出之前，輸出發生了三次變三次變化化，即中間經歷了瞬態，即中間經歷了瞬態01或或10（輸出序列為（輸出序列為1010或或0101），這種冒險稱為），這種冒險稱為動態冒險。動態冒險。在組合邏輯電路中，在組合邏輯電路中，競爭冒險的波形產生競爭冒險的原因：產生競爭冒險的原因：主要主要是門電路的延遲時間產生的。是門電路的延遲時間產生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號01AAY12AAY0型冒險 1型冒險型冒險 例例4-1

59、2（P156）例例 分析圖所示的組合電路，當輸入信號分析圖所示的組合電路，當輸入信號abc由由000變化到變化到010及及abc由由000變化到變化到110時的輸出波形。時的輸出波形。cbbaF解：解：例例4-12當輸入信號當輸入信號abc由由000變化到變化到010時時F(0,0,0)=F(0,1,0)=1 考慮考慮到到b和和b變化有一個變化有一個過渡過渡時間，時間，與門與門1和與門和與門2傳輸也有一定的傳輸也有一定的延遲延遲，假設假設tpd2tpd1，則工作波形為：，則工作波形為：（/a=/c=1, Y1=/b, Y2=b ,F= Y1+ Y2 )例例4-12當輸入信號當輸入信號abc由由000變化到變化到110時時F(0,0,0)=F(1,1,0)=1 a、b兩輸入信號的變化不可能會兩輸入信號的變化不可能會同時發生，會出現先后的差異，可能同時發生，會出現先后的差異，可能a的變化先于的變化先于b，也可能，也可能b的變化先于的變化先于a。假設假設b的變化滯后于的變化滯后于a信號信號td時間，如時間，如果忽略門的延遲，則工作波形為果忽