1、數字電路課程設計論文 jiangsu teachers university of technology 數字電路課程設計報告出租車計費器 學院名稱： 電氣信息工程學院 專 業： 通信工程 班 級： 姓 名： 學 號： 指導教師姓名： 2009 年 12 月摘 要隨著eda技術的高速發展，電子系統的設計技術和工具發生了深刻的變化，大規模可編程邏輯器件cpldfpga的出現，給設計人員帶來了諸多方便。利用它進行產品開發，不僅成本低、周期短、可靠性高，而且具有完全的知識產權。利用vhdl語言設計出租車計費系統，使其實現計費以及預置和模擬汽車啟動、停止、暫停等功能，并設計動態掃描電路顯示車費數目，突

2、出了其作為硬件描述語言的良好的可讀性、可移植性和易讀性等優點。此程序通過下載到特定芯片后，可應用于實際的出租車計費系統中。本文基于fpga開發系統，在quartus ii 9.0軟件平臺上，完成了出租車自動計費電路的設計和硬件實現。首先，論文介紹了quartus ii 9.0軟件的基本使用方法和fpga硬件描述語言的特點，采用vhdl 硬件描述語言描述出租車自動計費電路，完成對電路的功能仿真。在設計過程中，重點探討了出租車自動計費電路的設計思路和功能模塊劃分。然后，初步探討了電路邏輯綜合的原理，該軟件對出租車自動計費電路進行了邏輯綜合。最后，使用eda實驗開發系統進行電路的下載和驗證。驗證結果

3、表明設計的出租車自動計費電路完成了預期的功能。關鍵詞 超高速集成電路硬件描述語言，計數器，quartus ii 9.0，高速集成電路 abstractwith the rapid development of eda technology, electronic system design techniques and tools have been profound changes in large-scale programmable logic device cpld / fpga emergence of designers to bring a lot of convenience.

4、 use it for product development, not only low cost, short cycle, high reliability and full intellectual property rights. design using vhdl language taxi billing system, billing, as well as to achieve the preset and simulated vehicle to start, stop, pause and other functions, and circuit design of dy

5、namic scan showed that the number of fare, highlighted as a hardware description language can be a good reading, the portability and readability advantages. by downloading the program to a specific chip, the taxi can be applied to the actual billing system. based on fpga development system, in the q

6、uartus ii 9.0 software platform, automatic billing taxi completed the circuit design and hardware implementation. first of all, the paper introduced the quartus ii 9.0 the basic use of software and hardware description language fpga features, the use of vhdl hardware description language description

7、 of the taxi circuit automatic billing, complete function simulation of the circuit. in the design process, focus on the taxi automatic billing and circuit design divided into functional modules. then, a preliminary study of the principles of integrated circuit logic, the software automatically bill

8、ing for a taxi to the logic integrated circuit. finally, the use of experimental development of eda system to download and verify the circuit. validation results show that the automatic billing taxi designed to complete the desired circuit function. key words ultra-high-speed integrated circuit hard

9、ware description language, counters, quartus ii 9.0, high-speed integrated circuits 目錄 摘要2序言5第一章eda與quartusii開發系統介61.1 eda發展況61.2 硬件描述語vhdl.71.2.1 vhdl的簡介.7 1.2.2 vhdl的流程設計.71.3 quartusii 軟件操作流程8第二章 課題概述10 2.1 出租車計費系統的實驗任務及求10 2.2、出租車計費系統的原理和方案計10 2.3、具體的方案計112.3.1硬件電路方案設計.112.3.2軟件方案方計12第三章 硬件路133.

10、1 時鐘電路13 555電路133.2下載路143.3按鈕電路153.4動態顯示路15第四章 計費系統的vhdl計154.1 分頻器164.2 標志模塊174.3 等待模塊194.4 計程模塊214.5 計費模塊244.6 譯碼模塊28第五章 總程序的設計及其實現的結果305.1 實物圖285.2 輸入、輸出信號說明305.3 波形仿真315.4 設計中需要注意的問題32總結32致謝33參考文獻33附錄一34附錄二35出租車計費器序 言隨著當代電子信息技術的發展，自動計費器被廣泛的用于各個系統，例如上網自動計費系統、電話計費器、出租車計費器等等。可見自動計費系統在我們的生活中是越來越重要，本次

11、課程設計是圍繞出租車計費器來深入了解計費器是怎樣實現計費的。本課題是利用vhdl語言來實現計費功能的，vhdl具有與具體硬件電路無關和與設計平臺無關的特性,并且具有良好的電路行為描述和系統描述的能力,并在語言易讀性和層次化、結構化設計方面,表現了強大的生命力和應用潛力,因此選用vhdl語言進行編程。本次課程設計鞏固和運用了所學課程，通過理論聯系實際，提高了分析、解決計算機技術實際問題的獨立工作能力，通過對一個出租車計費器的設計，進一步加深了對計算機原理以及數字電路應用技術方面的了解與認識，進一步熟悉了數字電路系統設計、制作與調試的方法和步驟。進一步了解了計算機組成原理與系統結構，使自己對eda

12、技術的學習更深入，學會用vhdl語言去控制將會使我們對本專業知識可以更好地掌握。出租車計費器就是對車輪傳感器送來的脈沖進行計數（每轉一圈送一個脈沖），本課程設計利用555觸發電路產生的脈沖代替車輪傳感器送來的脈沖。當計費系統接收到一個脈沖信號, 它將會實現計數的功能，并且通過外圍的電路把所實現的功能實現出來。本論文共分5章和2個附錄，第1章介紹了eda與quartusii開發系統。第2章介紹出租車計費系統的原理和方案設計第3章介紹了軟件設計。第4章介紹了硬件設計。第5章介紹了總的設計以及其結果。本課題的主要設計工作內容是能夠顯示出租車的車費和里程并完成安裝與調試。第一章 eda與quartus

13、ii開發系統簡介1.1 eda發展概況電子設計技術的核心就是eda技術，eda是指以計算機為工作臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子cad通用軟件包，主要能輔助進行三方面的設計工作，即ic設計、電子電路設計和pcb設計。eda技術已有30年的發展歷程，大致可分為三個階段。70年代為計算機輔助設計(cad)階段，人們開始用計算機輔助進行ic版圖編輯、pcb布局布線，取代了手工操作。80年代為計算機輔助工程(cae)階段。與cad相比，cae除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，實現了工程設計。cae的主要

14、功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，pcb后分析。90年代為電子系統設計自動化(eda)階段。 中國eda市場已漸趨成熟，不過大部分設計工程師面向的是pc主板和小型asic領域，僅有小部分（約11%）的設計人員開發復雜的片上系統器件。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的eda技術。 在eda軟件開發方面，目前主要集中在美國。但各國也正在努力開發相應的工具。日本、韓國都有asic設計工具，但不對外開放 。中國華大集成電路設計中心，也提供ic設計軟件，但性能不是很強。相信在不久的將來會有更多更好的設計工具有各地開花并結果。據最新統計顯示

15、，中國和印度正在成為電子設計自動化領域發展最快的兩個市場，年復合增長率分別達到了50%和30%。 eda技術發展迅猛，完全可以用日新月異來描述。eda技術的應用廣泛，現在已涉及到各行各業。eda水平不斷提高，設計工具趨于完美的地步。eda市場日趨成熟，但我國的研發水平還很有限，需迎頭趕上。1.2 硬件描述語言vhdl1.2.1 vhdl簡介是一種全方位的硬件描述語言，包括系統行為級。寄存器傳輸級和邏輯門多個設計層次，支持結構、數據流和行為三種描述形式的混合描述，因此幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由下向上的電路設計過程都可以用來完成。還具有以下優點：（）的寬范圍描述能力使它成

16、為高層進設計的核心，將設計人員的工作重心提高到了系統功能的實現與調試，而花較少的精力于物理實現。可以用簡潔明確的代碼描述來進行復雜控制邏輯設計，靈活且方便，而且也便于設計結果的交流、保存和重用。（）的設計不依賴于特定的器件，方便了工藝的轉換。（）是一個標準語言，為眾多的廠商支持，因此移植性好。1.2.2 vhdl的設計流程從系統總體要求出發，自上而下地逐步將設計的內容細化，最后完成系統硬件的整體設計。在設計的過程中，對系統自上而下分成三個層次進行設計：第一層次是行為描述。所謂行為描述，實質上就是對整個系統的數學模型的描述。一般來說，對系統進行行為描述的目的是試圖在系統設計的初始階段，通過對系統

17、行為描述的仿真來發現設計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現，而是考慮系統的結構及其工作的過程是否能到達系統設計的要求。第二層次是rtl方式描述。這一層次稱為寄存器傳輸描述（又稱數據流描述）。如前所述，用行為方式描述的系統結構的程序，其抽象程度高，是很難直接映射到具體邏輯元件結構的。要想得到硬件的具體實現，必須將行為方式描述的vhdl語言程序改寫為rtl方式描述的vhdl語言程序。也就是說，系統采用rtl方式描述，才能導出系統的邏輯表達式，才能進行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將rtl方式描述的程序轉換成用基本邏輯元件表示的文件（門級

18、網絡表）。此時，如果需要，可將邏輯綜合的結果以邏輯原理圖的方式輸出。此后可對綜合的結果在門電路級上進行仿真，并檢查其時序關系。應用邏輯綜合工具產生的門網絡表，將其轉換成pld的編程碼，即可利用pld實現硬件電路的設計。由自上而下的設計過程可知，從總體行為設計開始到最終的邏輯綜合，每一步都要進行仿真檢查，這樣有利于盡早發現設計中存在的問題，從而可以大大縮短系統的設計周期。 1.3 quartus 的軟件操作流程雙擊桌面上，打開quartus軟件。（1） 新建vhdl文件 ，開始編寫vhdl程序。（2） 保存vhdl文件，文件取名要與程序實體名要一致。（3） 創建新工程按下“保存”按紐后會出現如下

19、提示。提示是否為此文件建立一個工程，這很重要。然后點擊“是”，出現以下窗口，點“next ”。（4） 器件的選擇繼續點“next ”。然后選擇fpga或cpld的有關參數，這些參數都是根據目標芯片來選擇的。一直到“finish”完成器件選擇（5） 編譯編譯：選擇processing菜單中的start compilation命令。編譯完成的提示如下，點擊確定即可。（6） 仿真這時可以進行仿真，首先要建立波形文件，點“file-new-”，出現如下窗口：選擇“other files”最下面的“vector waveform file”點“ok”。出現以下窗口。雙擊左邊的空白處，設定輸入輸出信號。設

20、定好波形后，保存波形。之后點進行仿真。（7） 鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據不同的電路和不同功能來確定的，不是一層不變的。選擇assignments菜單下的pins命令，出現以下窗口，如果是下載到實驗箱上則需連續按“模式選擇”按鈕選擇模式5，再按“系統復位”按鈕。進行引腳鎖定，查閱附表，分別點“location”選擇引腳號。引腳鎖定后再編譯。如同此前進行過的。編譯成功后點確定。（8） 下載選擇tools菜單下的programmer命令，然后在program/configure下打上鉤選中，點“start”按鈕開始下載，“progress”進度條顯示下載進度。成功下載后如圖所示：

21、下載完后就可以在實驗箱查看結果。 通過上面的步驟分別下載到實驗箱中和fpga中，驗證了在仿真中的結果是正確的。第二章 課題概述2.1 出租車計費系統的實驗任務及要求1. 能實現計費功能，計費標準為：按行駛里程收費，分為白天和黑夜。白天收費標準：起步費為9.00元，超過3公里按3元/公里，車暫停超過三分鐘按2元/分鐘計算。黑夜收費標準：起步費為12.00元，超過3公里按4元/公里，車暫停超過三分鐘按1元/分鐘計算。2. 實現預置功能：能預置起步費、每公里收費、車行加費里程、等待加費時間。3. 實現模擬功能：能模擬汽車啟動、停止/白天、黑夜/等待、行駛狀態。4. 設計動態掃描電路：將車費、里程、等

22、待時間動態的顯示出來。5. 用vhdl語言設計符合上述功能要求的出租車計費器，并用層次化設計方法設計該電路。6. 各計數器的計數狀態用功能仿真的方法驗證，并通過有關波形確認電路設計是否正確。2.2、出租車計費系統的原理和方案設計系統的頂層框圖：動態顯示模塊控制芯片信號輸入 信號輸入：各種控制信號經輸入端給控制芯片。控制芯片：采用的有cpld或者fpga等。動態顯示電路：采用的是數碼管來實現功能的輸出。2.3、具體的方案設計2.3.1、硬件電路方案設計以下為硬件電路的結構簡圖： cpld 模塊動態顯示電路時鐘控制模塊pc機開關電路下載電路各模塊的組成和原理：（1）時鐘控制模塊此模塊是555電路所

23、構成的。（2）下載電路模塊此模塊主要由下載線組成。作用：使pc機中編寫的vhdl語言的程序下載到cpld芯片中，使電路實現所需的功能。（3）開關模塊：該模塊的作用是用于電路的輸入的信號。主要有三個開關以及三個限流電阻,電源構成。（4）動態顯示模塊: 此模塊由六個數碼管和三個二極管所構成，三個二極管起到限制電流的作用，使得流到數碼管的電流適當，防止數碼管中的電流過大，而使得數碼管損壞。數碼管將計費、等待時間和里程動態的顯示出來。2.3.2 軟件方案設計以下為軟件結構簡圖：輸入信號分頻器里程計數模塊車費計數模塊車行駛狀態 譯碼模塊各模塊的功能：1）由555觸發電路產生時鐘信號并輸入。2)分頻器：將

24、時鐘信號進行分頻。3)標志模塊：將按鈕產生的脈沖轉化為一種標志信號。4)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。該模塊還包含一個路程計費標志的小模塊，輸出一個路程計費的信號。5）等待狀態模塊：等待信號作用時，該模塊可以記錄等待的時間，并產生等待計費的信號。6）車費計數模塊：按行駛里程收費，分為白天和黑夜。白天收費標準：起步費為9.00元，超過3公里按3元/公里，車暫停超過三分鐘按2元/分鐘計算。黑夜收費標準：起步費為12.00元，超過3公里按4元/公里，車暫停超過三分鐘按1元/分鐘計算。7）譯碼模塊：實現將車費計數模塊、等待狀態模塊和里程計數模塊輸出的bcd碼轉換成七段碼

25、輸出。第三章 硬件電路根據前面第一章所提到的硬件電路的方案設計，這章介紹各模塊的具體設計。3.1時鐘電路555電路在數字系統中，為了使各部分在時間上協調動作，需要有一個統一的時間基準。用來產生時間基準信號的電路稱為時基電路。時基集成電路555就是其中的一種。它是一種由模擬電路與數字電路組合而成的多功能的中規模集成組件，只要配少量的外部器件，便可很方便的組成觸發器、振蕩器等多種功能電路。因此其獲得迅速發展和廣泛應用。下圖為由555定時器所構成的多諧振蕩器，該電路可以用于脈沖輸出、音響告警、家電控制、電子玩具、檢測儀器、電源變換、定時器等。 圖3.1.2 555電路的接法該電路的特點是“ra7rb

26、6.2c”，ra與vcc相連。公式是：t1=0.693（ra+rb）*c， t2=0.693rb*c，f=1.443/（ra+2rb）*c 為了滿足我的設計要求，因此取ra=rb其阻值為10k，取電容c的取值為10uf，電容c1的取值0.01uf。3.2下載電路pc機和cpld之間采用的是并行接口的通信方法，如圖3-2所示。byteblaster與pc機并口相連的一端是25針插座頭, 與cpld板插座相連的是10針插座頭。圖3-2 電纜3.3按鈕電路它的作用是提供輸入信號。撥碼開關的3個引腳cpld芯片的引腳上。根據撥碼開關的高低電平來實現模擬汽車的相應的轉態，如清零、停止。ss:開始、停止開

27、關。當按下ss按鈕時，計費器開始工作，再次按下后清零等待時間、路程和費用。dn:白天、黑夜開關。初始狀態為白天的計費規則，當按下dn后變為黑夜的計費規則，再次按下重復以上規則。 wr:等待、行駛開關。當按下wr按鈕后，進入等待狀態，再次按下，計費器又恢復行駛狀態，重復按此按鈕，重復以上功能。3.4動態顯示電路 該電路用六個數碼管所組成，其中兩個數碼管實現將車費動態的顯示出來。其動態的顯示范圍為0到99元；還有兩個數碼管實現將汽車行駛的里程動態的顯示出來，其動態的顯示范圍為0到99公里；最后兩個數碼管講汽車的等待時間顯示出來，其動態顯示范圍為0到99公里。第四章 計費系統的vhdl設計在本設計中

28、采用的是自頂向下的設計方法，首先從系統功能設計開始，對系統高層模塊進行行為描述和功能仿真.系統的功能驗證完成后，將抽象的高層設計自頂向下逐級細化，直到與所用可編程邏輯器件相對應的邏輯描述。在本設計中，具有5個模塊：1)分頻器：將時鐘信號進行分頻。2)標志模塊：將按鈕產生的脈沖轉化為一種標志信號。3)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加1。該模塊還包含一個路程計費標志的小模塊，輸出一個路程計費的信號。4）等待狀態模塊：等待信號作用時，該模塊可以記錄等待的時間，并產生等待計費的信號。5）車費計數模塊：按行駛里程收費，分為白天和黑夜。白天收費標準：起步費為9.00元，超過3公里

29、按3元/公里，車暫停超過三分鐘按2元/分鐘計算。黑夜收費標準：起步費為12.00元，超過3公里按4元/公里，車暫停超過三分鐘按1元/分鐘計算。6）譯碼模塊：實現將車費計數模塊、等待狀態模塊和里程計數模塊輸出的bcd碼轉換成七段碼輸出。下面具體介紹各個部分的設計。4.1分頻器（1）實物圖圖4.1分頻器的實體圖clk0：輸入555脈沖信號fout：輸出脈沖（2）分頻器的vhdl設計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse is port(clk0:in std_logi

30、c; fout:out std_logic);end pulse;architecture one of pulse isbegin process(clk0) variable cnt:std_logic_vector(2 downto 0); variable full :std_logic; begin if clk0event and clk0=1 then if cnt=100 then cnt:=000 ; full:=1; else cnt:=cnt+1; full:=0; end if; end if;fout=full;end process;end one;（3）波形仿真從

31、該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的五倍。4.2標志模塊（1）實物圖圖4.2標志模塊的實體圖aj:輸入的按鍵信號bz:輸出的標志信號（2）標志模塊的vhdl設計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bz is port(aj:in std_logic; bz:out std_logic);end bz;architecture two of bz is begin process(aj) variable cnt:std_logic_vector(9 downt

32、o 0); begin if aj=0 and ajevent then if cnt=1111111111 then cnt:=0000000000; else cnt:=cnt+1; end if; end if; bz=cnt(0); end process;end two;（3）波形仿真從該波形圖可以看出在輸入的按鍵信號下降沿來臨時輸出的標志信號取反，且剛開始為低電平。4.3等待狀態模塊（1）實物圖圖4.3等待狀態模塊的實體圖（2）等待狀態模塊的vhdl設計library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsig

33、ned.all;entity ddzt is port(clk,ss:in std_logic; ddbz:in std_logic; ddjfbz:out std_logic; ddsj:out std_logic_vector(7 downto 0);end entity ddzt;architecture one of ddzt isbegin process(clk,ss,ddbz) variable q1,q0: std_logic_vector(3 downto 0); begin if ss=0 then q1:=0000;q0:=0000;ddjfbz0 or q03) the

34、n ddjfbz=1; end if; end if; end if; ddsj(7 downto 4)=q1;ddsj(3 downto 0)=q0;end process;end one;（3）波形仿真等待標志有效時，等待時間開始計數。等待時間超過3時等待計費標志置高電平。由于設計時只用兩個數碼管顯示，所以只能顯示到99，在程序中設置了讓等待時間到達99后變為0。從上面的說明可以看出程序達到了所設計的功能。4.4計程模塊（1）實物圖圖4.4.1計程模塊的實體圖圖4.4.2路程計費標志的實物圖（2）計程模塊的vhdl設計library ieee;use ieee.std_logic_1164

35、.all;use ieee.std_logic_unsigned.all;entity jc is port(clks,ss,wr:in std_logic; lc:buffer std_logic_vector(7 downto 0); end entity jc;architecture one of jc is signal q1,q0:std_logic_vector(3 downto 0);beginprocess(clks,ss,wr,lc) variable sw:std_logic_vector(1 downto 0); begin sw:=ss≀ if sw=00 or

36、 sw=01 then q1=0000;q0=0000; elsif sw=11 then q1=q1;q0=q0; elsif clksevent and clks=1 then if q1=9 and q0=9 then q1=0000;q0=0000; elsif q0=9 then q1=q1+1;q0=0000; else q1=q1;q0=q0+1; end if; end if;end process;lc(7 downto 4)=q1;lc(3 downto 0)=q0;end one;路程計費標志模塊的vhdl設計library ieee;use ieee.std_logic

37、_1164.all;use ieee.std_logic_unsigned.all;entity lcjfbz is port(ss:in std_logic; lc:in std_logic_vector(7 downto 0); lcjfbz:out std_logic); end entity lcjfbz;architecture two of lcjfbz is begin process(ss,lc) begin if ss=0 or (lc(7 downto 4)=0000 and lc(3 downto 0)4) then lcjfbz=0; else lcjfbz0); so

38、ut:=(others=0); for i in 0 to 1 loop sa(i) := (0 & ain(i*4+3 downto i*4)+(0 & bin(i*4+3 downto i*4)+(0000 & ci(i); if (sa(i)(4)=1) or (sa(i)(3 downto 0)9) then sb(i) := sa(i) + 00110; else sb(i) := sa(i); end if; ci(i+1) := sb(i)(4); sout(i*4+4 downto i*4):=sb(i); end loop; return sout;end function

39、bcd_add8;end;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use work.packexp1.all;entity jf is port( ss:in std_logic; dn:in std_logic; lc:in std_logic_vector(7 downto 0); ddsj:in std_logic_vector(7 downto 0); lcjfbz:in std_logic; ddjfbz:in std_logic; fy:out std_logic_vector

40、(7 downto 0); end entity jf;architecture one of jf is begin process(ss,dn,lc,ddsj,ddjfbz,lcjfbz) variable fy1 :std_logic_vector(11 downto 0); begin if ss=0 then fy1:=000000000000; elsif dn=0 then if lcjfbz=0 then fy1(11 downto 4):=(others=0); fy1(3 downto 0):=1001; else fy1:=bcd_add8(lc,lc); fy1:=bc

41、d_add8(fy1,lc); end if; elsif lcjfbz=0 then fy1(11 downto 5):=(others=0); fy1(4 downto 0):=10010; else fy1:=bcd_add8(lc,lc); fy1:=bcd_add8(fy1,lc); fy1:=bcd_add8(fy1,lc); end if; if dn=0 then if ddjfbz=0 then fy1:=fy1; else fy1:=bcd_add8(fy1,ddsj); fy1:=bcd_add8(fy1,ddsj); end if; elsif ddjfbz=0 the

42、n fy1:=fy1; else fy1:=bcd_add8(fy1,ddsj); end if; fydout1dout1dout1dout1dout1dout1dout1dout1dout1dout1dout1dout0dout0dout0dout0dout0dout0dout0dout0dout0dout0dout0=zzzzzzz;end case;end process;end one;（3）波形仿真符合七段顯示。第五章 總程序的設計及其實現的結果5.1實體圖上圖為帶譯碼器的電路，下圖為不帶譯碼器的電路。5.2輸入、輸出信號說明輸入：dn:day or night控制；ss:start or stop控制；wr:wait or run控制；clk:輸入時鐘信號，模擬時間和路程。輸出：dnpb：用于判別白天還是黑夜的輸出信號，接至發光二極管，白天不發光，黑夜的時候發光。fy1:費用的十位fy0:費用的個位ddsj1:等待時間的十位ddsj0:等待時間的個位lc1: