第4章鎖存器和觸發器 第四章鎖存器和觸發器 4 1概述4 2鎖存器4 2 1SR鎖存器的基本原理4 2 2D鎖存器的基本原理4 3觸發器4 3 1RS型觸發器的基本原理4 3 2JK觸發器的基本原理4 3 3D觸發器的基本原理 4 1概述 大多數數字系統中 除了需要具有邏輯運算和算術運算功能的組合邏輯電路外 還需要具有存儲功能的電路 而構成存儲電路的基本存儲單元便是鎖存器和觸發器 鎖存器與觸發器是數字系統中的基本單元 具有存儲功能 它能夠存儲一位二進制數字 因此 它們是一個具有記憶功能的基本數字邏輯電路 4 1概述 無論鎖存器還是觸發器都有0和1兩個輸出狀態 都有控制輸出狀態的輸入端 但只有觸發器具有使能輸出狀態變化的觸發端 加在鎖存器或觸發器輸入端 使其輸出狀態改變的信號 稱作驅動信號又稱激勵信號 為敘述方便 有時也簡稱輸入信號 若通過輸入端加入驅動信號使鎖存器或觸發器的新狀態為1 則可以說存儲了1 若通過輸入端加入驅動信號使鎖存器或觸發器的新狀態為0 則可以說存儲了0 4 1概述 有時鎖存器和觸發器這兩個名詞可以互換使用 因為它們都可以存儲二進制信號 但是二者有區別 主要表現在鎖存器是對脈沖電平敏感的存儲電路 在特定輸入脈沖電平作用下改變狀態 觸發器是對脈沖邊沿敏感的存儲電路 在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態 4 1概述 1 對鎖存器和觸發器的基本要求為了實現記憶1位二值信號的功能 鎖存器和觸發器必須具備以下兩個基本特點 具有兩個能自行保持的穩定狀態 用來表示邏輯狀態的0和1 或二進制數的0和1 在觸發信號的操作下 根據不同的輸入信號可以置成1或0狀態 4 1概述 2 鎖存器與觸發器的現態和次態鎖存器與觸發器接收信號之前的狀態叫做現態 用表示 鎖存器與觸發器接收信號之后的狀態叫做次態 用表示 現態和次態是兩個相鄰的離散時間里鎖存器與觸發器輸出端的狀態 它們之間的關系是相對的 某一時刻鎖存器與觸發器的次態就是下一個相鄰時刻鎖存器與觸發器的現態 4 1概述 3 鎖存器與觸發器的分類 鎖存器按照邏輯功能的不同 主要有SR型和D型 觸發器按照邏輯功能的不同 主要有RS型觸發器 JK型觸發器 D型觸發器和T型觸發器等 4 2鎖存器 在組合電路中 輸入信號一旦消失 輸出信號也就跟著消失了 而鎖存器的輸入信號一旦出現 輸出信號不僅出現 而且在輸入信號消失之后仍然存在 一旦狀態被確定 就能自行保持 直到有外部信號作用時才有可能改變 4 2 1SR鎖存器的基本原理 1 基本SR鎖存器基本SR鎖存器是由兩個相互交叉的或非門而構成的 如圖 a 所示 圖 b 所示為其邏輯符號 4 2 1SR鎖存器的基本原理 電路有兩個輸入端 其中S端稱為置位 1 端 R端稱為復位端或清零 0 端 按照邏輯圖 可以列出輸出端和的邏輯表達式 根據以上兩式 可得基本SR鎖存器的功能表 如表4 1所示 4 2 1SR鎖存器的基本原理 4 2 1SR鎖存器的基本原理 當S R 0時 對應表4 1的第1行 根據式 4 2 1 和式 4 2 2 這兩個輸入信號對兩個或非門的輸出和不起作用 電路狀態保持不變 可存儲1位二進制數據 表4 1的第2 3行分別為鎖存器的置0和置1操作 在Q 0 R 0的條件下 當S端出現邏輯1電平時 端輸出電壓下降 電路便迅速轉換為Q 1狀態 若原來狀態為Q 1 則S端出現的1電平不改變其狀態 電路是對稱的 置0操作將使鎖存器置為Q 0 4 2 1SR鎖存器的基本原理 當S R 1時 對應表4 1中的第4行 根據上述兩式 鎖存器處在既非1 又非0的不確定狀態 若S和R同時回到0 則無法預先確定鎖存器將回到1狀態還是0狀態 因此 在正常工作時 輸入信號應遵守SR 0的約束條件 也就是說不允許S R 1 基本SR鎖存器的保持和置0 置1功能 是一個存儲單元應具備的基本功能 其典型工作波形如圖4 2所示 4 2 1SR鎖存器的基本原理 圖4 2基本SR鎖存器的典型工作波形圖 4 2 1SR鎖存器的基本原理 例4 1圖4 1 a 中基本SR鎖存器的S R端輸入波形如圖4 3所示 試畫出和對應的波形 解 根據表4 1可以畫出和端的波形如圖4 3所示 需要注意 雖然圖中 兩處輸入信號違反了SR鎖存器的約束條件 出現S R 1 使的情況 但是 如果S和R的1電平不同時撤消 此后的輸出狀態仍然是可以確定的 如圖4 3中 所示 而在 處 由于S和R的高電平同時撤消 所以鎖存器以后的狀態將無法確定 從而失去對它的控制 在實際應用中必須避免出現這種情況 4 2 1SR鎖存器的基本原理 圖4 3例4 1的波形圖 4 2 1SR鎖存器的基本原理 基本SR鎖存器也可以用與非門構成 其邏輯原理圖和邏輯符號如圖4 4所示 圖4 4用與非門構成的基本SR鎖存器 4 2 1SR鎖存器的基本原理 圖4 4 a 中的兩個與非門是用其等效符號表示的 由圖可得該鎖存器的邏輯表達式為 根據上式可以分析出和為不同狀態組合時鎖存器的狀態 如表4 2所示 4 2 1SR鎖存器的基本原理 當輸入為時 該鎖存器處于不確定狀態 因此工作時應當受到的條件約束 即同樣應遵守的約束條件 與前述或非門構成的基本SR鎖存器不同 這種鎖存器的輸入信號和以邏輯0作為有效作用信號 因而在圖4 4 b 的邏輯符號中 輸入端在方框外側用小圓圈表示 為了區別 這種鎖存器有時也稱為基本鎖存器 4 2 1SR鎖存器的基本原理 2 邏輯門控SR鎖存器前面我們討論的基本SR鎖存器的輸出狀態是由輸入信號S或R直接控制的 而圖4 5 a 所示電路在基本SR鎖存器前增加了一對邏輯門G3 G4 用鎖存使能信號E控制鎖存器在某一指定時刻根據S R輸入信號確定輸出狀態 這種鎖存器稱為邏輯門控SR鎖存器 與基本SR鎖存器相比 邏輯門控SR鎖存器增加了鎖存使能輸入端E 通過控制E端電平 可以實現多個鎖存器同步進行數據鎖存 也稱為同步SR鎖存器 4 2 1SR鎖存器的基本原理 圖4 5邏輯門控SR鎖存器 4 2 1SR鎖存器的基本原理 由圖4 5 a 可知 輸入信號S R要經過門G3和G4傳遞 這兩個門同時受E信號控制 當E為0時 G3和G4被封鎖 S R端的電平不會影響鎖存器的狀態 當E為1時 G3和G4打開 將S R端的信號傳送到基本SR鎖存器的輸入端 從而確定和端的狀態 顯然 當E為1時 邏輯門控SR鎖存器的功能與表4 1一致 若這時輸入信號S R 1 則 鎖存器處于不確定狀態 當E恢復為0時 由于Q3 Q4同時回到0 由G1 G2構成的基本SR鎖存器出現圖4 3中 所指示的情況 將不能確定鎖存器的狀態 因此 這種鎖存器必須嚴格遵守SR 0的約束條件 4 2 1SR鎖存器的基本原理 圖4 5 b 所示是邏輯門控SR鎖存器的邏輯符號 其方框內用C1和1R 1S表達內部邏輯之間的關聯關系 C表示這種關聯屬于控制類型 其后綴用標識序號 1 表示該輸入的邏輯狀態對所有以 1 作為前綴的輸入起控制作用 輸入R和S受C1的控制 故R和S之前分別以標識序號 1 作為前綴 圖4 5 b 所示的邏輯符號有兩個輸出端 分別以和命名 端的小圓圈表示方框外部的邏輯狀態永遠是內部的邏輯非狀態 而端狀態則永遠與內部狀態一致 這樣 不通過圖4 5 a 所示的邏輯電路 僅從抽象的邏輯符號也可以理解邏輯門控SR鎖存器各輸入 輸出信號之間的邏輯關系 4 2 1SR鎖存器的基本原理 例4 2圖4 5 a 所示邏輯門控SR鎖存器的E S R的波形如圖4 6中虛線上邊所示 鎖存器的原始狀態為 0 1 試畫出 和的波形 解 從圖4 5 a 所示的邏輯電路圖得 于是 可根據E S和R的波形畫出和的波形 圖4 5 a 中G1 G2構成基本SR鎖存器 再根據表5 1即可畫出和的波形 全部波形如圖4 6所示 4 2 1SR鎖存器的基本原理 圖4 6例4 2的波形圖 4 2 2D鎖存器的基本原理 1 邏輯門控D鎖存器消除邏輯門控SR鎖存器不確定狀態的最簡單方法是在圖4 5 a 所示電路的S和R輸入端連接一個非門G5 從而保證S和R不同時為1的條件 其電路結構如圖4 7 a 所示 它只有兩個輸入端 數據輸入D和使能輸入E 4 2 2D鎖存器的基本原理 圖4 7邏輯門控的D鎖存器 4 2 2D鎖存器的基本原理 當E 0時 G3和G4輸出均為0 使G1 G2構成的基本SR鎖存器處于保持狀態 無論D信號怎樣變化 輸出和均保持不變 當需要更新狀態時 可將門控信號E置1 此時 根據送到D端新的二值信息將鎖存器置為新的狀態 如果D 0 無論基本SR鎖存器原來狀態如何 都將使 0 1 反之 則將鎖存器置為1狀態 如果D信號在E 1期間發生變化 電路提供的信號路徑將使Q端信號跟隨D而變化 在E由1跳變為0以后 鎖存器將鎖存跳變前瞬間D端的邏輯值 可以暫存1位二進制數據 4 2 2D鎖存器的基本原理 表4 3以表格形式對D鎖存器的功能做了概括 圖4 7 b 所示是D鎖存器的邏輯符號 其中 C1和1D表示二者是關聯的 C1控制著1D的輸入 4 2 2D鎖存器的基本原理 2 傳輸門控D鎖存器圖4 8 a 所示是另一種D鎖存器的電路結構 多見于CMOS集成電路 它與圖4 7 a 所示電路的邏輯功能完全相同 但數據鎖存不使用邏輯門控 而是在雙穩態電路基礎上增加兩個傳輸門TG1和TG2實現的 4 2 2D鎖存器的基本原理 圖4 8傳輸門控D鎖存器 4 2 2D鎖存器的基本原理 圖4 8傳輸門控D鎖存器 4 2 2D鎖存器的基本原理 電路中 E是鎖存使能信號 當E 1時 0 C 1 TG1導通 TG2斷開 輸入數據D經G1 G2兩個非門 使 如圖4 8 b 所示的簡圖所示 顯然 這時Q端跟隨輸入信號D的變化 當E 0時 1 C 0 TG1斷開 TG2導通 構成類似雙穩態電路 如圖4 8 c 所示 由于G1 G2輸入端存在的分布電容對邏輯電平有暫短的保持作用 此時 電路將被鎖定在E信號由1變0前瞬間D信號所確定的狀態 讀者可用表4 3來驗證圖4 8 a 所示電路的邏輯功能 由于邏輯功能完全相同 所以傳輸門控D鎖存器的邏輯符號仍如圖4 7 b 所示 4 2 2D鎖存器的基本原理 例4 3圖4 8 a 所示電路的輸入信號D E的波形如圖4 9虛線上邊所示 畫出和輸出波形 解 根據圖4 8 b c 每當E 1時 Q端波形跟隨D端變化 當E跳變為0時 鎖存器保持在跳變前瞬間的狀態 可以畫出和波形 如圖4 9虛線下邊所示 4 2 2D鎖存器的基本原理 圖4 9例4 3的波形圖 4 2 2D鎖存器的基本原理 3 集成D鎖存器簡介圖4 10所示為中規模集成的CMOS八D鎖存器74HC HCT373的內部邏輯電路圖 其核心電路是8個如圖4 8 a 所示的傳輸門控D鎖存器 8個鎖存器共用同一對互補的門控信號和 這對門控信號又由鎖存使能信號LE驅動 當LE為高電平時允許所有D鎖存器動作 更新它們的狀態 低電平時則保持8位數據不變 8個D鎖存器輸出端都帶有三態門 當輸出三態門使能信號為低電平時 三態門有效 輸出鎖存的信號 當為高電平時 輸出處于高阻狀態 這種三態輸出電路 一方面使鎖存器與輸出負載得到有效隔離 更重要的是使74HC HCT373可以方便地應用于微處理機或計算機的總線傳輸電路 4 2 2D鎖存器的基本原理 圖4 1074HC HCT373八D鎖存器的內部邏輯圖 4 2 2D鎖存器的基本原理 根據和的不同電平 74HC HCT373可分為三種工作模式 使能和讀鎖存器 傳送模式 鎖存和讀鎖存器 鎖存和禁止輸出 表4 4所示為其功能表 4 3觸發器 如前所述 D鎖存器在使能信號E為邏輯1期間更新狀態 在圖4 11 a 所示的波形圖中以加粗部分表示這個敏感時段 在這期間 它的輸出會隨輸入信號變化 從而使很多時序邏輯功能不能實現 比如我們在后續課程中學到的移位寄存器和計數器 實現這些功能要求存儲電路對時鐘信號的某一邊沿敏感 而在其他時刻保持狀態不變 不受輸入信號變化的影響 這種在時鐘脈沖邊沿作用下的狀態刷新稱為觸發 具有這種特性的存儲單元電路稱為觸發器 不同電路結構的觸發器對時鐘脈沖的敏感邊沿可能不同 分為上升沿觸發和下降沿觸發 一般以CP命名上升沿觸發的時鐘信號 觸發邊沿如圖4 11 b 波形中的箭頭所示 以命名下降沿觸發的時鐘信號 觸發邊沿如圖4 11 c 中的箭頭所示 4 3觸發器 圖4 11鎖存器與觸發器對使能或時鐘信號的不同響應 4 3觸發器 在VHDL中 對脈沖電平敏感的鎖存器和脈沖邊沿敏感的觸發器的描述語句是不同的 正因為如此 這里要特別強調鎖存器與觸發器在概念上的差異 觸發器按照其電路結構的不同 可以分為主從觸發器和邊沿觸發器 無論是哪種電路結構 觸發器按照其邏輯功能的不同 主要有RS型觸發器 JK型觸發器 D型觸發器和T型觸發器等 它們的功能可用特性表 特性方程和狀態圖來描述 觸發器的電路結構與邏輯功能沒有必然聯系 例如JK觸發器既有主從JK觸發器 也有邊沿JK觸發器 每一種邏輯功能的觸發器都可以通過增加門電路和適當的外部連線轉換為其他功能的觸發器 本節將分別介紹RS型觸發器 JK型觸發器和D型觸發器的工作原理 以及所實現的不同的邏輯功能 4 3 1RS型觸發器的基本原理 1 RS型觸發器 1 定義在時鐘脈沖操作下 根據輸入信號R S的取值不同 凡是具有置0 置1和保持功能的電路 都叫做RS型時鐘觸發器 簡稱RS型觸發器或RS觸發器 2 邏輯符號 特性表和特性方程如圖4 12所示是RS觸發器的邏輯符號 表4 5是它的特性表 從特性表可以看出 其功能是符合RS型觸發器的定義的 根據特性表 可以得出RS型觸發器的特性方程為 4 3 1RS型觸發器的基本原理 圖4 12RS觸發器的邏輯符號 4 3 1RS型觸發器的基本原理 2 主從RS型觸發器 1 電路組成及邏輯符號如圖4 13 a 所示為主從RS觸發器的邏輯電路圖 它由兩個同步RS鎖存器級聯構成 其中G5 G6 G7 G8構成的同步鎖存器叫做主觸發器 其控制信號為CP G1 G2 G3 G4構成的同步鎖存器叫做從觸發器 其控制信號為 4 3 1RS型觸發器的基本原理 圖4 13主從RS觸發器 4 3 1RS型觸發器的基本原理 圖4 13 b 為主從RS觸發器的邏輯符號 CP端的小圓圈表示只有當CP下降沿到來時 觸發器的端和端才會改變狀態 其中符號 表示延遲 其含義為 在CP 1期間 觸發器接收R S輸入端輸入的信號 但觸發器的狀態不會由于輸入信號狀態的變化而變化 而是直至CP下降沿到來時 端和端才會改變狀態 4 3 1RS型觸發器的基本原理 2 工作原理在主從RS觸發器中 接收輸入信號和輸出信號時分兩步進行 接收輸入信號的過程在CP 1期間 主觸發器接收輸入信號 從觸發器保持原來的狀態不變 當CP 1時 主觸發器的控制門G7 G8被打開 觸發器可以接收輸入信號R S 主觸發器的輸出為 4 3 1RS型觸發器的基本原理 由 從觸發器的控制門G3 G4被封鎖 因此其狀態不會發生改變 即 輸出信號的過程當CP下降沿到來時 主觸發器的控制門G7 G8被封鎖 在CP 1期間接收的內容被儲存起來 同時 從觸發器的控制門G3 G4被打開 主觸發器將其接收的內容送入從觸發器 輸出端的狀態隨之改變 在CP 0期間 由于主觸發器被封鎖 將保持原有的狀態不變 因此受其控制的從觸發器的狀態也不可能發生改變 4 3 1RS型觸發器的基本原理 綜上所述可得 其特性表如表4 6所示 4 3 1RS型觸發器的基本原理 3 主要特點 主從控制 時鐘脈沖觸發 在主從RS觸發器中 主 從觸發器的狀態受到CP脈沖的控制 其工作過程可概括為 CP 1期間接收信號 當CP下降沿到來時觸發器狀態更新 R S之間仍存在約束 由于主從RS觸發器是由同步RS鎖存器組合而成的 所以 在CP 1期間 R S的取值應遵循同步RS鎖存器的要求 即不能同時為有效電平 R S不能同時為1 4 3 1RS型觸發器的基本原理 4 異步輸入端的作用圖4 14是帶有異步輸入端的主從RS觸發器的邏輯符號 其中R S叫做同步輸入端 加在兩輸入端的信號能否進入觸發器而被接收 受時鐘脈沖CP的同步控制 CP信號沒到來時 它們對觸發器不起作用 稱為直接復位和置位端 低電平有效 4 3 1RS型觸發器的基本原理 當 0 1時 觸發器被直接復位到0狀態 0 當 1 0時 觸發器被直接置位到1狀態 1 值得注意的是 這里 不能同時輸入有效信號 即不能出現 0的情況 否則觸發器將出現非正常的狀態 圖4 14帶異步輸入端的主從RS觸發器邏輯符號 4 3 2JK觸發器的基本原理 1 JK型觸發器 1 定義在時鐘脈沖操作下 根據輸入信號J K的取值不同 凡是具有保持 置0 置1 翻轉功能的電路 都稱為JK型時鐘觸發器 簡稱為JK型觸發器或JK觸發器 2 邏輯符號 特性表和特性方程圖4 15所示是JK觸發器的邏輯符號 表4 7是它的特性表 顯而易見 特性表中所反映的功能是符合JK型觸發器的定義的 特性方程為 4 3 2JK觸發器的基本原理 圖4 15JK觸發器的邏輯符號 4 3 2JK觸發器的基本原理 2 JK觸發器的工作原理 1 主從JK觸發器主從JK觸發器是為解決主從RS觸發器的約束問題而設計的 電路組成及邏輯符號主從JK觸發器是在主從RS觸發器的基礎上 把引回到門G7的輸入端 把引回到門G8的輸入端 并把輸入端S改為J R端改為K而構成的 具體電路如圖4 16 a 所示 圖4 16 b 為主從JK觸發器的邏輯符號 4 3 2JK觸發器的基本原理 a 邏輯電路圖 b 邏輯符號圖4 16主從JK觸發器 4 3 2JK觸發器的基本原理 工作原理由于主從JK觸發器是在主從RS觸發器的基礎上改變形成的 對比圖4 13 a 和圖4 16 a 兩電路中門G7 G8的輸入可以得出 代入主從RS觸發器的特性方程可得 代入其約束條件后得 即在主從JK觸發器中 不存在約束條件 4 3 2JK觸發器的基本原理 主從JK觸發器的特性表見4 8 該表直觀地描述了主從JK觸發器的邏輯功能 次態與現態和輸入J K間的邏輯關系 4 3 2JK觸發器的基本原理 主要特點優點 主從控制脈沖觸發 功能完善 輸入信號J K之間沒有約束 是一種應用十分靈活和方便的時鐘觸發器 缺點 存在一次變化問題 即主從JK觸發器中的主觸發器 在CP 1期間其狀態能且只能變化一次 這種變化可以是輸入信號J或K變化引起的 也可以是干擾脈沖引起 因此其抗干擾能力還需進一步提高 4 3 2JK觸發器的基本原理 由圖可以看出 若在CP 0期間 設 則當CP跳變到1時 因 門G8被封鎖 輸入信號只能從J端輸入 若此時J輸入信號為1 則主觸發器狀態 之后無論J如何變化 其狀態都不會再改變了 這就是一次變化問題 同理可分析 時 門G7被封鎖 輸入信號只能從K端輸入的情況 若干擾信號在有用信號之前輸入觸發器 則將會造成觸發器狀態出錯 4 3 2JK觸發器的基本原理 2 邊沿JK觸發器 邏輯符號邊沿JK觸發器的邏輯符號如圖4 17所示 由邏輯符號可以看出 邊沿JK觸發器和主從JK觸發器的區別是邊沿JK觸發器沒有延遲 在CP 1期間 J K輸入端信號的變化不會影響觸發器的狀態 只有當CP下降沿到來時 才接收J K端的信號輸入 使觸發器狀態改變 由于觸發器是在CP脈沖的邊沿改變狀態 故稱為邊沿JK觸發器 4 3 2JK觸發器的基本原理 工作原理由于邊沿JK觸發器和主從JK觸發器的功能相同 因此其特性方程基本不變 特性方程為 CP下降沿時刻有效 4 3 2JK觸發器的基本原理 圖4 17邊沿JK觸發器的邏輯符號 4 3 2JK觸發器的基本原理 圖4 18邊沿JK觸發器波形 工作波形圖邊沿JK觸發器的工作波形圖如圖4 18所示 4 3 2JK觸發器的基本原理 主要特點時鐘脈沖邊沿控制 在CP上升沿或下降沿的瞬間 加載J端和K端的信號才會被接收 從而改變觸發器的狀態 抗干擾能力極強 工作速度很高 因為只要在CP觸發沿瞬間J K的值是穩定的 觸發器就能夠可靠地按照特性方程的規定更新狀態 在其他時間里 J K的變化不會影響觸發器的狀態 由于是邊沿控制 需要的輸入信號建立時間和保持時間都極短 所以它的工作速度可以很高 功能齊全 使用靈活方便 在CP邊沿的控制下 根據J K取值的不同 邊沿JK觸發器具有保持 置0 置1 翻轉4種功能 是全功能性的電路 4 3 2JK觸發器的基本原理 3 集成JK觸發器簡介圖4 19 a 是TTL型集成邊沿JK觸發器74LS112的引腳排列圖 該集成電路采用雙列直插式16引腳封裝 內部集成了2組邊沿JK觸發器 和端分別為觸發器的直接復位和置位端 用于將觸發器直接置0或置1 低電平有效 CP為觸發器的時鐘脈沖輸入端 采用脈沖下降沿觸發 2組觸發器共用電源 4 3 2JK觸發器的基本原理 圖4 19邊沿JK觸發器引腳排列圖 4 3 2JK觸發器的基本原理 圖4 19 b 是CMOS型集成邊沿JK觸發器CC4027的引腳排列圖 采用雙列直插式16引腳封裝 內部集成了2組邊沿JK觸發器 和分別為觸發器的直接復位和置位端 用于將觸發器直接置0或置1 高電平有效 CP為觸發器的時鐘脈沖輸入端 采用脈沖上升沿觸發 2組觸發器共用電源 4 3 3D觸發器的基本原理 1 D型觸發器 1 定義在時鐘脈沖操作下 凡是具有置0 置1功能的電路 都叫做D型時鐘觸發器 簡稱為D型觸發器或D觸發器 2 邏輯符號 特性表和特性方程如圖4 20所示 是D型觸發器的邏輯符號 表4 10所示是它的特性表 由特性表可以得出結論 其功能是符合D型觸發器的定義的 4 3 3D觸發器的基本原理 圖4 20D觸發器邏輯符號 D觸發器特性方程為 CP下降沿時刻有效 4 3 3D觸發器的基本原理 2 D觸發器的基本原理 1 電路組成及邏輯符號如圖4 21 a 所示是用兩個同步D鎖存器級聯起來構成的邊沿D觸發器 它雖然具有主從結構形式 但卻是邊沿控制的電路 圖4 21 b 為其邏輯符號 4 3 3D觸發器的基本原理 圖4 21邊沿D觸發器 4 3 3D觸發器的基本原理 2 工作原理圖4 21所示為具有主從結構形式的邊沿D觸發器 由兩個同步D鎖存器組成 主觸發器受CP操作 從觸發器用管理 CP 0時的情況CP 0時 門G7 G8被封鎖 門G3 G4打