0 課 題名稱： ADF4193 芯片簡介及應用電路設計 專業： 班級： 學號： 姓名： 指導老師： 1 目 錄 技術要求 3 定時特征 6 絕對最大額定值 6 引腳配置與函數描述 8 典型性能品質特性曲線 10 概述 12 基準輸入部分 12 射頻輸入級 13 寄存器圖 17 FRAC INT 寄存器 (R0) 18 MOD R 寄存器 (R1) 19 相位寄存器 (R2) 21 函數寄存器 (R3) 21 充電泵寄存器 (R4) 22 下電寄存器 (R5) 23 多路寄存器 (R6) 24 設計 24 工作例子 25 分支機構 25 上電初始化 26 改變鎖相環的頻率和相位檢查表 27 應用 28 GSM 本 機振蕩器 28 連接電路 30 對集成電路芯片比例封裝組件 PCB 設計方針 31 外部 尺寸 32 命令指令 32 2 摘要 : ADF4193頻率合成器可用于實現本機振蕩在上變頻和下變頻部分的無線電接收機和發射機。對基站而言 ,它的設計目的是為滿足 GSM/EDGE的松簧時間。它由一低噪聲、數字相頻檢波器（ PFD）和一精密充電泵組成。對外部壓控振蕩器（ VCO）來說，還有一差分放大器轉換為差動充電泵輸出單一終端電壓。對 N分頻器而言， - 裝置的部分插入器允許可編程模數部分的 N分頻。另外，位基準（ R）計數器和芯片內倍頻器允許基準信號（ REFIN）頻率在 PFD的輸入。如果合成器被用于外部環路濾波器和一壓控振蕩器 ,可用一完全相位鎖定環路（ PLL）。交換結構確保了鎖相環調整內部時間間隙在保護期間，消除了對一次鎖相環和隔離開關的需要。這種設計降低了成本、復雜性、保護電路和特性在開關式 GSM PLL結構中。 Abstract： The ADF4193 frequency synthesizer can be used to implement local oscillators in the up conversion and down conversion sections of wireless receivers and transmitters. Its architecture is specifically designed to meet the GSM/EDGE lock time requirements for base stations. It consists of a low noise, digital phase frequency detector (PFD), and a precision differential charge pump. There is also a differential amplifier to convert the differential charge pump output to a single ended voltage for the external voltage controlled oscillator (VCO). The - based fractional interpolator, working with the N divider, allow programmable modulus fractional-N division. Additionally, the 4-bit reference (R) counter and on-chip frequency douber allows selectable reference signal (REFIN) frequencies at the PFD input. A complete phase-locked loop (PLL) can be implemented if the synthesizer is used with an external loop filter and a VCO. The switching architecture ensures that the PLL settles inside the GSM time slot guard period, removing the need for a second PLL and associated isolation switches. This decreases cost, complexity, PCB area, shielding, and characterization on previous ping-pong GSM PLL architectures . 關鍵詞 : 寄存器、程序設計、應用、結構 Key words: register、 programming、 applications、 Structure 低相位噪聲、快速調整鎖相環頻率合成器 ADF4193 3 特點 : 新 穎 的 、 快速調整 、 部分 -N鎖相環 結構 單片的鎖相環代替了開關式合成器 0.5 級的相位誤差在 2GHZ 的射頻輸出時 數字可編程輸出相位 射頻輸入范圍 可達 3.5GHZ 線串行接口 芯片內 置 低噪聲差動放大器 相位噪聲靈敏度 : -216dBc/Hz 環路濾波器設計可使用 ADI simPLL 應用 : GSM/EDGE 基站 PHS 基站 儀 器儀 表和 檢 測設備 功能方塊圖 如下 : 圖 1 技術要求 ： AVDD = DVDD = SDVDD = 3 V 10%, VP1, VP2 = 5 V 10%,VP3 = 5.35 V 5%, AGND = DGND = GND = 0 V, RSET = 2.4 k , dBm referred to 50 , TA = TMIN to TMAX 除非另作說明工 作溫度范圍(B 方案 ) -40 C到 +85 C. 表 1. 參數 B方案 單位 測試條件注釋 4 RF特性 RF輸入功率頻率（ RFIN） 0.4/3.5 GHz min/max 參見圖 21關于輸入電路 RF輸入靈敏度 10/0 dBm min/max 最大容許的預定標器輸出頻率 1 470 MHz max REFIN特性 REFIN輸入頻率 300 MHz max For f 120 MHz, set REF/2 bit = 1. REFIN邊緣轉換速率 350 V/ s min REFIN輸入靈敏度 0.7/VDD 0 to VDD V p-p min/max V max AC-coupled. CMOS-compatible. REFIN輸入電容 10 pF max REFIN輸入電流 100 A max 鑒相器 鑒相器頻率 26 MHz max 充電泵 . ICP 上下 高態值 6.6 mA typ With RSET = 2.4 k . 低態值 104 A typ With RSET = 2.4 k . 絕對精度 5 % typ RSET 范圍 1/4 k min/max Nominally RSET = 2.4 k . ICP三態的滲漏 1 nA typ 上 /下 ICP 匹配 0.1 % typ 0.75 V VCP VP 1.5 V. ICP 比 VCP 1 % typ 0.75 V VCP VP 1.5 V. ICP 比溫度 1 % typ 0.75 V VCP VP 1.5 V. 差動放大器 輸入電流 1 nA typ 輸出電壓范圍 1.5/(VP3 0.5) V min/max VCO調諧范圍 1.8/(VP3 0.8) V min/max 5 輸出噪聲 7 nV/ Hz typ 20 kHz offset. 邏輯輸入電路 VIH,輸入高態 1.4 V min VIil輸入低態 0.7 V max IINH, IINL，輸入電流 1 A max CIN，輸入電容 10 pF max 邏輯輸出 VOH,輸出為高態時的電壓 VDD 0.4 V min IOH = 500 A. VOl輸出為低態時的電壓 0.4 V max IOL = 500 A. 電源供給 AVDD 2.7/3.3 V min/V max DVDD AVDD VP1, VP2 4.5/5.5 V min/V max AVDD VP1 ,VP2 5.5 V. VP3 5.0/5.65 V min/V max VP1, VP2 VP3 5.65 V. IDD (AVDD + DVDD + SDVDD) 27 mA max 22 mA typ. IDD (VP1 + VP2) 27 mA max 22 mA typ. IDD (VP3) 30 mA max 24 mA typ. IDD下電 10 A typ SW1, SW2, and SW3 RON (SW1 and SW2) 65 typ RON SW3 90 typ 噪聲特性 900 MHz Output2 108 dBc/Hz typ 5 kHz offset and 26 MHz PFD frequency. 1800 MHz Output3 102 dBc/Hz typ 5 kHz offset and 13 MHz PFD frequency. Phase Noise Floor4 145 dBc/Hz typ 13 MHz PFD frequency. Phase Noise Figure of Merit5 216 dBc/Hz typ VCO output with dither off. 1預定標置的大小應保證射頻輸入下降至某一頻率也 就是小于這個頻率的值。 2 fREFIN = 26 MHz; fstep = 200 kHz; fRF = 900 MHz; Loop BW = 40 kHz. 6 3 fREFIN = 13 MHz; fstep = 200 kHz; fRF = 1850 MHz; Loop BW = 60 kHz. 相位噪聲是符合 EVAL-ADF4193EB1 鑒定管理和 Agilent E5500 相位噪聲體系。 由測量 kHz 用 60 kHz 環路帶寬來計算相位噪聲，增加差分放大器噪聲成分 ,如果環路帶寬減少。 定時 特征 AVDD = DVDD = 3 V 10%, VP1, VP2 = 5 V 10%,VP3 = 5.35 V 5%, AGND = DGND = GND = 0 V, RSET = 2.4 k , dBm referred to 50 , TA = TMIN to TMAX .除 非另作說 明 工作溫度 (B方案 ) 40C到 +85 C. 表 2. Parameter Limit (B Version) Unit Test Conditions/Comments t1 10 ns min LE setup time t2 10 ns min DATA to CLOCK setup time t3 10 ns min DATA to CLOCK hold time t4 15 ns min CLOCK high duration t5 15 ns min CLOCK low duration t6 10 ns min CLOCK to LE setup time t7 15 ns min LE pulse width 圖 2 時序圖 絕對最大額定值 TA = 25 C 除非另作說明 表 3. Parameter Rating 7 AVDD to GND 0.3 V to +3.6 V AVDD to DVDD, SDVDD 0.3 V to +0.3 V VP to GND 0.3 V to +5.8 V VP to AVDD 0.3 V to +5.8 V Digital I/O Voltage to GND 0.3 V to VDD + 0.3 V Analog I/O Voltage to GND 0.3 V to VP + 0.3 V REFIN, RFIN+, RFIN to GND 0.3 V to VDD + 0.3 V 工業的工作溫度范圍（ B方案） 40 C to +85 C 存放溫度范圍 65 C to +125 C 最高介溫 150 C LFCSP JA熱阻抗（ Paddle - Soldered） 27.3 C/W 回流焊接 最高溫度 260 C 最高溫度周期 40 sec 以上列表強調低于絕對最大額定 值 可能 導 致設備的 永久性損傷 。 這是強調收發系統的唯一性和設備的函數運算在這種或任何其他的情況都列在上述表格上，操作的技術要求沒有包含在里面。 對絕對最大額定值持續時間的適應可影響裝置的可靠性。 這個設備是一高性能射頻集成電路用 ESD 20 千赫、則 1 f噪音是可以忽略的對鎖相環輸出階段噪音的影響。外部環路帶寬由差動放大器的噪音 FM 調整那壓控振蕩器。無源濾波器網絡繼差動放大器之后、應用電路如圖36 所示、抑制低于壓控振蕩器噪音的噪聲成分從偏移量的 400 千赫并向上。這個網絡是可以忽略的當在擊發間隙也就是旁路的當 sw3 閉合回路是鎖定的 . 圖 26.差動放大器方框圖 MUXOUT和鎖定探測 ADF4193 的輸出復用器允許用戶在集成電路芯片上對交流電進行多樣的定心孔。MUXOUT的狀態是由 M4- M1 多路傳輸系統寄存器控制的。圖 35顯示完全的真值表 .圖 27 顯示 MUXOUT 部分如圖示。 鎖定探測 MUXOUT 可以被編程來提供一數字鎖定探測信號 .數字鎖定探測是高態有效。它的輸出端高態如果存在 40 連續的 PFD 周期數用陽極輸入誤差小于 15 ns。它處于高態直到一新的溝道出現或直到 PFD輸入端誤差超過 30 ns供應作為其中之一或更多周期數。 17 圖 27.MUXOUT 多頻電路 輸入端移位寄存器 ADF4193 串行接口部分包括一 24 位輸入端移位寄存器。信息是記錄 MSB 狀態在接通 CLK 上升沿時。移位寄存器的數據是鎖定的在八之一的控制寄存器、 R0 到R7、接通上升沿的允許鎖存（ LE）。目的寄存器由三控制位的狀態決定（ C3, C2和 C1）在移位寄存器中。三 lsbs 是 db2、 db1 和 db0、如圖所示定時圖。對它們的真值表如表 示。圖 28 顯示寄存器工作的 摘要信息。 表 5.C3,C2,C1 真值表 寄存器圖 FRAC/INT 寄存器 (R0) MCD/R 寄存器 (R1) 相位寄存器 (R2) 18 函數寄存器 (R3) 充電泵寄存器 (R4) 下電寄存器 (R5) 多路寄存器 (R6) 測試方式寄存器（ R7） 圖 28 19 FRAC/INT 寄存器 (R0) 圖 29 R0、 INT FRAC 寄存器、被用來合成器輸出端頻率 . 在后面的 PFD 循環、隨著給R0寫入、分頻器部分進行整形用 INT 和 FRAC 的初值大小、鎖相環自動地進入快速鎖定方式；充電泵電流是增加到它的最大值并且保持這個大小直到 ICP 斷開時間結束，并且開關 sw1、 sw2 和 sw3 閉合直到 sw1和 sw3 斷開時間結束 . 一旦全部寄存器已經計劃在某期間（見表）、所有這些要求其后編制程序是寫入 R0。然而、如設計部分所描寫、程序寄存器裝置 R1 和 R2 在接通基本信道時是需要的。這個設置是雙緩沖器由 R0 寫入。這就是指當信息是負荷通過串行接口分別接通各自 R1 和 R2 寫循環數、則合成器不是整形對 他們的信息直到寫入接下來的寄存器 R0。 控制位 三個 LSBs， C3、 C2 和 C1 應各自設置為 0, 0, 0, INT / FRAC 寄存器應選擇 R0。 儲備位 DB23 是必須預置為 0。 8位 INT 大小 這個八位設置 INT 的大小、決定了反饋區域整數部分因素 .全部整數大小從 23到 255 是允許的 .可參考工作例子部分。 12位 FRAC 大小 12位 FRAC 設置了分數的分子也就是輸入到 -調制器。 隨著 INT 一起、規定了新的頻段以致該合成器接通、如工作例子一節所示。 FRAC 大小從 0 到 MOD - 1覆蓋了一頻帶等于 PFD 基 準頻率的信道 . MOD R 寄存器（ R1） 20 圖 30 這個寄存器用來設置 PFD 基準頻率和頻道步長、它由 PFD 頻率除以分數的基本單位決定。記錄那個 MOD、 R 計算器、 REF、 CP 校正和倍頻器啟動位是雙緩沖器。它們不起作用直到接下來的 R0（ FRAC / INT 寄存器）完成之前。 控制位 MOD/ R 寄存器 ( R1)設置 C3, C2 和 C1 為 0,0, 1. CP校正 當這一位被設置為 1 時、充電泵電流從它的額定值向上 25%在寫給接下來的 R0時 . 當這位被設置 為 0 時、充電泵電流保持在它的額定值在寫入 R0時?？蓞⒖荚O計部分以獲取更多的信息關于這個使用特征 . REF 設置這一位為 1 嵌入一除以計數觸發器在 R 計數器和 PFD 間 ,它擴展了 REFIN 輸入速率極限。 預備位 預備位 DB21 必須設置為 0。 倍頻器操作 設置這一位為 1 嵌入一倍頻器在 REFIN 和 4 位 R 計數器之間 .設置這一位為 0當旁路倍頻器時。 位射頻 R 計數器 位射頻 R 計數器允許 REFIN 頻率被分開下至產生 PFD 的基準時鐘。全部整數大小從 1 到 15是允許的 .看工作例子一節 . 12位插入器模量 對一給定的 PFD 基準頻率、分數的模量設置信道等級分辯率在射頻輸出時。全部整數大小從 13到 4095是允許的。工作例子和選擇 MOD值的準則可參考設計一節 . 21 相位寄存器（ R2） 圖 31 12位相位 相位字設置 -調制器的值 . 它可編程 0到 MOD的任何整數值 . 當相位字是清除的從 0到 MOD, VCO 的相位輸出在 360 / MOD 等級掃描 360范圍內 . 記錄相位位是雙緩沖器。它們不起作用直到接下來寫給 R0 的 LE 時 ( FRAC / INT寄存器 )。因此如果要改變壓控振蕩器 的輸出頻率相位 ,必須重寫 INT 和 FRAC 大小到 R0、接著寫入 R2。 部分的 N鎖相環輸出能夠設置 MOD 的任何一可能的相位偏移對基準而言、在那里報 MOD 是分數的模量。如果希望保持輸出一樣相位偏移對于基準而言、每次輸出的頻率是計劃的、那么在寫給 R0的間隔必須是 MOD 參考周期的整數倍數。 如果希望保持 ADF4193 的兩輸出相位相干而不必要與公共基準、則就要求保證寫給 R0的兩集成電路塊是實行一樣的參考周期 . 在寫入 R0的間隔這種情況不需要MOD 周期數的整數倍數。 預置位 預置位 DB15 應設置為 0。 函數寄存器（ R3） 圖 32 R3函數寄存器（控制位 0、 1、 1）只須在初始化序列時設置（表）。 22 CPO 地 當 CPO 地是低電平、充電泵輸出是內部接地。這是環路濾波器電容器從初始化序列到放電。對于正常操作這位應置于高電平。 PFD 極性 這一位將應設置為 1對陽極性，設置為 0對負極性。 預置位 預置位 DB15 到 DB6 應設置十六進制密碼 007，并且預置位 DB4 應設置為 1。 充電泵寄存器（ R4） 圖 33 預置位 DB23 到 DB14 位是預置并且應設置十六進制密碼 001 以適合正常操作。 位斷開時間計數器 這些位被用來計劃快速鎖定斷開時間計數器。計數器的時鐘脈沖是四分之一 PFD基準頻率，因此它們的時間延遲比例與 PFD 頻率可參照下列等式： 延遲（ s） =（斷開時間對應大?。?PFD 頻率） 舉個例子：、如果 35計時器選擇（ 00）與 13 MHzPFD，那么 sw1 sw2 將開關在(35 4)/13 MHz = 10.8 s 后。 計時器選擇 這個二地址位選擇斷開時間與設計相反。記錄下 ADF4193 的設置四個斷開時間 計數器的準確地要求，因此四個寫入寄存器要求初始化序列。表給出一 60 kHz末級帶寬 GSM 發送合成器，參考應用部分此處不再敘述。 表 6.推薦 GSM 發送本地振蕩器的參數 在每次寫入 R0 時、所有的四個斷開時間計數器起動。開關 SW3 閉合直到 SW3 計數器中斷。同樣地開關 sw1 sw2 閉合直到 sw1 sw2 計數器中斷。當 ICP 計數器中斷時、充電泵電流是鋸齒形向下從 64到 1在六位二進制等級。最好是 sw1 23 sw2 和 sw3 斷開時間計數器大小是等于 ICP 斷開時間計數器大小加、表 6為所示例子。 斬波斷開時間計數器是 多余的但是應設置為一特征值當時間中斷當鎖相環路處于寬的帶寬方式、例如等于 ICP 定時值的一半。 斷電寄存器（ R5） 圖 34 R5斷電寄存器（控制位 1、 0、 1）可用于軟件掉電鎖相環和差動放大器 . 在電源初始值時 ,一定有寫入 R5 并清除斷電位并且寫入 R2、 R1 和 R0 在 ADF4193 斷電之前。 斷電差動放大器 當 DB6 和 DB7 是處于高電平時、差動放大器是使向下。當 DB6 和 DB7 是處于低電平時、正常操作是恢復。 斷電充電泵 調整 DB5 高電平觸發充電泵斷電及其后結果發生 全部有效直流電路是消 除、差動放大器除外。 和分頻計數器必須敘述負載加載狀況。 充電泵是斷電的并且它的輸出端在三態模式。 數字鎖定探測電路是復位的。 RFIN輸入端是 debiased。 基準輸入緩沖電路是截止。 串行接口保持有源并且能夠負載加載寄存器信息。 對于正常操作、位 DB5 應調整到 0、后面是寫入 R0。 CP三態 當這位是設置高電平時、充電泵輸出是三態的。設置為低位時、充電泵輸出恢復 24 操作。 計數器復位 當這位設置為 1 時、計數器是保持復位。正確操作這位應置 0、后面是寫入 R0。 多路傳 輸系統寄存器（ R6） 圖 35 C3, C2,和 C1 各自設置為 1, 1, 0,多路傳輸系統寄存器是工作的。 -高頻脈動 位 DB13和 DB12關斷內部調制器不規則地抖動。當 DB13 和 DB12是設為高電平時、高頻脈動是工作的。對于低噪聲運算、 DB13 和 DB12 應調整為低電平使高頻脈動無效。 預置位 那預置位必須全部設置為 0 進行正常操作。 MUXOUT 模式 芯片內多路調制器被這些位控制。真值表參見圖 35。這個管腳具有識別允許用戶從外表看來多樣集成電路芯片 的定心孔、比如分頻器和 INT 分頻器輸出端。 另外、可能記錄下斷開時間計數器間隔在接通 MUXOUT. 例如 ,如果 ICP 斷開時間計數器被編程 65（同一 26 MHz PFD），那么、接著寫 R0、一 10s 脈沖寬度將接通 MUXOUT 管腳。 數字鎖定檢波經由 MUXOUT 管腳生效。 程序設計 ADF4193 能用一個信道階躍函數或分離度合成輸出功率頻率 ,也就是說一小部分輸入基準值頻率 .因為一個給出定的輸入基準值頻率和一個輸出量的希望值頻率階躍函數 ,第一個選擇使得 PFD基準頻率和調制器 .一旦決定期望的輸出功率頻道 ,則 把 INT 和 FRAC 大小程序設計放在一邊 . 25 產品實例 在 GSM900 接收機系統的實例中 ,根據需要用 200 千赫茲的信道階躍函數產生射頻輸出功率頻率 .輸入端為 104 MHz 基準頻率是有效的 .當調整 PFD 基準是表示為等式 1 時 ,調整相關系數分頻器 . FPFD = REFIN (1+D)/(R (1+T) (1) REFIN =輸入基準值頻率 D =倍頻器啟動位 ( 0 or 1) R =位相關系數計數器代碼 (0- 15) T = REF/2 bit (0 or 1) 26MHZ的 PFD基準頻率最大值決定及其后調整程序設計所給的一值為的相關系數分頻器 : 倍頻器啟動 =0 R = 2 REF/2 = 1 其次那系數決定是否允許部分的 200 kHz階躍函數 : MOD = 26 MHz / 200 kHz = 130 ( 2) 一旦信道階躍函數定義為以下顯示的等式時 ,怎樣把輸出功率頻道設為程序設計 : RFOUT = INT + (FRAC/MOD FPFD (3) RFOUT =期望的 RF 射 頻輸出頻率 INT =除法的整數部分 FRAC =小數部分的分子 MOD =小數部分的分母或系數 比如 : 在 962.4 MHz的頻道是由以下大小的程序設計合成的 : INT = 37 FRAC = 2 支線結構 以下部分描述三種不同的支線結構 ,用一分級的 N 合成器產生 ,并且 ,怎樣使得ADF4193 能最好的將程序設計減到最少 . 分級的支線 在 ADF4193 中的分級的分數計算器 ,是一個具有一 MOD 系數的第三方程序 -調制器 (SDM),也就是說可編程序控制器可以是從 13 到 4095 之間的整數值的任何一種 . 如果高頻振動已經啟動 ,則 MOD 的最低限度容許值為 50.SDM 是那些允許由fPFD / MOD決議的一信道梯級用合成法合成的鎖相環輸出功率頻率 PFD參考頻率 (fPFD)的時鐘 . 26 隨著高頻振動的關閉 ,從 -調制器產生的分層噪聲表現為小數的支線 .在支線之間的間隔為 fPFD / L,在數字 -調制器中 L 為重復的編碼序列的持續時間 .因為第三方程序調制器被用于 ADF4193 依靠于 MOD 的值重復持續時間 ,如表所示 . 表 小數帶有高頻振動斷開的支線 隨著高頻振動啟動 ,那重復持續時間將延至 221 的循環數 .不管 MOD 的值為多少 ,獲得的量化誤差的光譜近似于寬帶噪聲 .這個能降低在鎖相環輸出功率帶內的相位噪聲 ,差不多為 10 分貝 .所以 ,為了獲得最低的噪音 ,高頻振動斷開是最好選擇 ,特別是當末級的回路帶寬為足夠的低時 ,即使為最低頻率小數的支線 ,也會使之衰減 .在大多數的應用中 ,使用 ADF4193,能獲得較寬的環路帶寬范圍 . 整數邊界支線 另一個結構為小數的支線產生 ,包括在 RF 射頻壓控振蕩器頻率和基準頻率之間的交互作用 . 當這個頻率不是與整數有關時 (一個 N 小數合成器的所有的小數點 ), spur 邊帶能在一個偏移頻率的 VCO 壓控振 蕩器輸出能譜輸出功率頻譜見到 ,那些相當于在一個基準和壓控振蕩器頻率的整數倍數之間的差頻 . 這個支線由于環路濾波器使之衰減 ,并且更多的值得注意的是 :在那些接近于基準頻率的整數倍數的信道上 ,環路帶寬之內產生的差頻 ,從而為整數邊界支線的名稱 . ADF4193 的 8:1 環路帶寬開關比率 ,在大多數的應用中 ,盡可能地使全部的支線的足夠地低電平衰減 . ADF4193 的可編程系數和 R 分頻器通常能同時防止整數邊界信道 .這個選擇是描述在后面部分。 基準支線 基準支線通常是不成問題的 ,在小數的 N 合成器作基準偏置的合成器 ,有更多的外面環路帶寬。然而 ,任何一種基準聯通回路引起的一些旁路問題的結構。這樣的機構是芯片內基準開關噪聲的低電平的聯通線 ,芯片內基準開關噪聲通過RFIN 管腳反饋到 VCO 壓控振蕩器 ,導致基準支線電平高達 190 dBc.這個支線能抑制低于 110 dBc,由插入足夠的反向隔離 .例如：通過在壓控振蕩器和 RFIN.之間的一個 RF 射頻緩沖器 .同時 ,注意將保證對壓控振蕩器很好地與輸入基準值分離 ,的 PCB 板布局 ,避免在 PCB 板上的路線相互聯通 . 上電初始化 建議 ADF4193 的上電次序為 ,第一上電電壓為 3 V電源 ( AVDD、 DVDD, SDVDD), 27 然后是 5 V 電源 ( VP1, VP2, VP3)。其次 ,必須初始化控制寄存器 .建議使用一個 14步驟的序列 ,如表 8 描述。 表 8. 上電初始化序列 分頻器和計時器裝置被用于表 8 中的實例 ,表 8 是一個產生 104 MHz REFIN 頻率的 DCS1800 Tx合成器 , ADF4193 上電在步驟之后 ,它接到程序控制通道頻率上在步驟 14 之后。 改變鎖相環的頻率和相位檢查表 一旦那 adf4193 已經初始化 ,全部寫寄存器 R0,也就是說要求一個新的輸出功率頻率的程序 . N 分頻器被更新 ,使用 INT 值和 FRAC 在下一個 PFD 圓上 ,遵循 LE 邊緣在 R0 字鎖存器 .然而 ,如后面本節所述 ,那建立時間和干擾合成器的性能能夠由變更 r1 和 r2 寄存器裝置按一信道支渠方式是最好的。這個裝置是由寫 R0 寄存器的雙緩沖器 .這個意思指 ,當資料是通過在各自的 R1 和 R2 寫循環數時候裝填到資料里的 ,合成器使用它們的資料直到下一個寫 R0 寄存器 ,不被更新 . R2 寄存器能用于數位校準 ,壓控振蕩器輸出功率的相位與那基準邊有關。相位能被校準在用 360 / MOD 上方決定的 RF 射頻全部的 360范圍 .大多數的頻率合成器的應用壓控振蕩器 輸出功率的實際的相位偏移 ,和基準未知數的基準有關 .在這樣的應用中 ,相位調整做最佳化的能力通常 r2寄存器能夠代替 ,建立時間作為描述在下面部分的表述。 相位檢查表 ADF4193 的快速鎖定序列是啟動遵循寫寄存器 r0.快速鎖定計時器是程序設計 ,以便在鎖相環之后有較寬的帶寬模式遷入 .充電電流被減少 ,并且環路濾波器電阻器開關被斷開 ,減少了回路帶寬。在這個事件發生的的參考周期由預編程斷開時間計數器的值決定 . 可能遵守從那鎖相塊圖形 10 和圖形 13,那些鎖定時間到終相被那當帶寬被減少時的相位擺動支配。一旦那鎖相環已經鎖定 最終頻率和相位、在較寬的帶寬模式下 ,這個相位擺動是一樣不受 synthesizer 的頻率躍變的大小而改變。相位擺動的 28 振幅與通過被斷開的環路濾波器的電流有關。 N 鎖相環的整數 ,一旦那鎖相環已經調整 ,這個電流為零 .N鎖相環的小數電流是迅速平衡 ,但是不同于到下一個的參考周期 .取決于從數字 -調制器的量化誤差序貫電路 . 既然 -調制器全部數字邏輯，在那 PFD 參考頻率的時鐘、為一 MOD 的給定值 .在任何一種注明出處上的實際的量化誤差 ,由那些被用的調制器的 FRAC 和相位的值決定 ,遵循規定寫 R0 寄存器 .選擇一個適當的相位 值 ,相當于選擇一個FRAC 值 ,也就是說程序設計在下寫 R0 寄存器的程序設計 ,在 SW1 / SW2 開關斷開時的 PFD參考周期上的誤差電流的大小 ,并且當帶寬被減少為最小值時 ,從而產生相位擺動 . 隨著高頻振動的斷開 ,小數的支線圖形由于 SDM s 分層噪聲的原因 ,也取決于被用的調制器的相位 .如果產生一相位表格、首先對雙緩沖器寄存器 R2 寫相位、然后對 R0 寫 INT 和 FRAC。 避免整數邊界信道 當程序設計一個新的頻率 ,包括防止整數邊界支線寫寄存器 R1,有更多的選擇權 .如果發現整數邊界支線也是高電平 .選擇權將整數邊界從那 期望信道由改編程序那讀出分頻器中選擇的一個不同的 PFD 頻率處移開。例如：、如果 REFIN =104 MHz和 R =時 ,為一個 26 MHz的 PFD 基準和 MOD =130,為 200 200 kHz 步階 ,在 910.2 MHz的頻道上 ,有一個 200 kHz的整數邊界支線 ,因為它是 200 kHz偏離的 35 26 MHz。用合成法合成替換物路線 ,這個信道將調整 R = 5,因為一個 20.8 MHz的 PFD基準和 MOD = 104 為 200 kHz步階 .910.2 MHz信道為此時的 MHz,偏離最近期的整數倍數的 20.8 MHz和 MHz差頻支線 ,更好地由回路使之衰減。 調整雙緩沖器位 r1 ( 23)=1(CP 校正） ,增加 25%的充電電流、補償 25%使用轉換為 20.8 MHz PFD 頻率而增大 N 數 .這個保持的常數回路不斷變化 ,并在二 PFD 頻率之間的跳動建立時間性能。當后跳到 26 MHz建立信道時 ,CP 校正位將再一次被確定 . 寄存器 r1 調整為整數邊界支線避免全部雙緩沖器和不能變成現行的在集成電路芯片上 ,直到下一個給寄存器 r 寫入所必需的。當程序設計為一個新的頻率時 ,寄存器 r0 將總是寫最后的寄存器 . 串行接口占空系數 串行接 口占空系數 ,當設計 r2 或 r1 寄存器沒有值得注意的干擾時 ,對合成器 ,在它的頻譜中 ,調整相位或降低相位 .因此 ,在 GSM 應用中 .它在數據子幀的帶電部件期間能被執行。因為 ,它在程序編制那三寄存器時 ,僅僅只需 10.2 s 電容 .r2、 r1，和 r0 在 6.5 MHz 的串行接口時鐘頻率被典型地使用、這個程序設計還可以執行在前保護期間用 LE 邊緣針對于在 R0 資料中的鎖存器 ,延遲直到使它的開關頻率合。 應用 一 GSM基站本機振蕩器 圖 36所示 ADF4193被用于一壓控振蕩器產生本機振蕩為一 GSM1800的基站。對于GSM,REFIN 信號可以是 13 MHz的任何一種整數倍數、主要條件是信號響應速率最少 29 保證 350 V s。 dBm、 104 MHz輸入正弦波顯示滿足這些條件。 推薦參數對于不同的 GSM PCS DCS合成器如表 9所示。 表 9. 推薦設定參數 環帶寬和 PFD頻率 60 kHz環路帶寬是窄的使鎖相環相位噪聲衰減和支線要求發送一低電平。一 40 kHz帶寬對滿足 GSM900接收單元合成器獨特地相位噪聲和支線必要條件在 800 kHz偏移量來說是必須的。要得到偏移量接收單元最低的分支標準在 800 kHz，-調制器應 該起動向上至重復取樣的比率是可能的。 因此對于 GSM900接收單元，一 26MHz PFD頻率選擇 MOD =130是必需的對于 200千赫等級。既然 MOD的值可被二除盡，必然的 FRAC信道有部分的 100千赫分支。這是由 40 kHz環路濾波器衰減的 ,因此不涉及。然而， 60 kHz環路濾波器推薦作發送用途 .閉環響應的峰值接近于 100 kHz。因此 13 MHz PFD和 MOD =65，哪個能夠避免 100 kHz的分支就是最好的選擇對于一發送合成器。 高頻脈動 高頻脈動中止應選擇最低的 rms相位誤差。 預定標器 預定標器應該選擇為該 PCS和 DCS頻帶，預定標器允許 N分頻器范圍低到保證 GSM900發送和接收單元頻帶和 26 MHz PFD頻率的 13 MHz一致。 發送定時大小 由于要符合 GSM頻譜開關需要 ,發送合成器將不會關斷頻率直到 PA輸出功呈鋸齒形向下至少 50分貝。如果需要花費 10s到鋸齒形下降這些電平 ,那么發送合成器鎖定最終頻率和相位在 30s的最后 20s的保護期間生效。 在快速鎖定方式發送帶寬提高倍。這些導致 480 kHz鎖相環實現頻率鎖定 ,對一跳變交叉的帶寬 6s。 此后 ,PA開始呈鋸齒形向上并且 環路帶寬被恢復到終值 .由于 ICP計時器 =28，充電泵電流從 8.6s時開始減少。 當 sw1 sw2和 sw3計時器=35時，電流達到它的最終值在環路濾波器開關在 10.8s以前斷開。 隨著這個定時值的大小，相位干擾引起頻帶寬度減少到它的最終值 20s， GSM的脈沖有源器件的起動時間。 如果快速相位調整是與 60 kHz帶寬調整要求一致，那么定時值可能減少很多但是不會小于 s在寬的帶寬模式需要實現頻率鎖定。 接收單元定時大小 40 kHz接收單元環路帶寬提高倍時，它導致 320 kHz的快速鎖定。要和接收單 30 元定時 值顯示一致，帶寬將減少 12s，它允許相位干擾有充分的時間還原 .在接收單元有源器件的時間