《FPGA應用技術及實踐》電子教案學習情境五應用VHDL設計數(shù)字系統(tǒng)任務一任務二任務三任務四多路選擇器的設計（4課時）寄存器的設計（4課時）1位全加器的設計（4課時）計數(shù)器的設計（4課時）學習情境學習情境五應用VHDL設計數(shù)字系統(tǒng)教學任務任務三1位全加器的VHDL設計學時4教學目標專業(yè)能力：熟練應用QuartusII軟件進行VHDL文本輸入的方法掌握VHDL語言源程序編寫方法掌握1位全加器的VHDL的設計方法方法能力：相關軟件、開發(fā)板的學習、適應能力邏輯分析、總結(jié)歸納的能力實踐動手能力社會能力：工作細致認真，有責任心具有團隊協(xié)作能力語言表達能力教學內(nèi)容1、應用QuartusII軟件進行VHDL文本輸入的方法2、1位全加器的VHDL設計3、VHDL結(jié)構(gòu)和語法重點應用VHDL語言進行電路設計的方法難點應用VHDL語言進行電路設計的方法教學設計教學方法演示法、案例教學法、現(xiàn)場觀摩法教學場所與條件FPGA實訓基地、多媒體教室階段行為步驟（內(nèi)容）教學手段時間資訊明確任務，收集1位全加器的VHDL設計資料問題導向法20計劃確定設計思路和具體實施方法分組討論法、確定該項目工作計劃10決策分組展示初步方案，相互討論、修改方案；教師分析、答疑；根據(jù)學生、教師共同點評，修訂、確定最終方案集中討論講授法15實施對學生分組，利用QuartusII軟件和FPGA開發(fā)板完成1位全加器的VHDL設計并進行驗證教師演示講解學生分工協(xié)作，自行完成80檢查檢查任務的完成情況，分析不足逆向檢查20評價匯報學習、工作心得；對任務完成情況，進行自我評價與教師評價學生自評、小組互評、教師評價15學習情境五應用VHDL設計數(shù)字系統(tǒng)任務三：1位全加器的VHDL設計教學方案一、資訊明確任務，收集1位全加器VHDL設計的相關資料。問題引領：學生通過查閱資料、網(wǎng)絡、視頻等途徑獲取以下信息：1、全加器的功能是什么？2、1位全加器由哪幾個部分構(gòu)成？3、如何利用軟件來完成1位全加器的設計？二、計劃分組討論引導問題，確定1位全加器的設計思路，討論設計重點、難點與實施方案。三、決策（1）分組展示初步方案，教師講解相關知識點，相互討論、修改方案；（2）根據(jù)學生、教師的點評，修訂、確定最終生產(chǎn)方案教師講授：審閱學生制定的初步表達方案，分析學生對基本知識掌握程度，以確定講授新知識點的范圍和重點。項目一1位全加器的VHDL設計1位全加器可以由兩個半加器和一個或門連接而成，因而可根據(jù)半加器的電路原理圖或真值表寫出或門和半加器的VHDL描述，然后寫出全加器的頂層VHDL描述。1位全加器的實體模型及組成電路1、半加器設計半加器的真值表如下所示半加器真值表例12半加器描述一LIBRARYIEEE;--半加器描述(1)：布爾方程描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;例13半加器描述二LIBRARYIEEE;--半加器描述(2)：真值表描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);--定義標準邏輯位矢量數(shù)據(jù)類型BEGINabc<=a&b;--a相并b，即a與b并置操作PROCESS(abc)BEGINCASEabcIS--類似于真值表的CASE語句WHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;2、或門設計例14或門邏輯描述LIBRARYIEEE;--或門邏輯描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;3、1位二進制全加器頂層設計描述LIBRARYIEEE;--1位二進制全加器頂層設計描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adder--調(diào)用半加器聲明語句PORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;--定義3個信號作為內(nèi)部的連接線。BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);--例化語句u2:h_adderPORTMAP(a=>e，b=>cin，co=>f，so=>sum);u3:or2aPORTMAP(a=>d，b=>f，c=>cout);ENDARCHITECTUREfd1;項目二VHDL語法說明1、CASE語句CASE語句屬于順序語句，必須放在進程語句中使用。CASE語句的一般表述如下：CASE<表達式>ISWhen<選擇值或標識符>=><順序語句>;...;<順序語句>；When<選擇值或標識符>=><順序語句>;...;<順序語句>；...WHENOTHERS=><順序語句>;ENDCASE；當執(zhí)行CASE語句時，首先計算<表達式>的值，然后根據(jù)WHEN條件句中與之相同的<選擇值或標識符>，執(zhí)行對應<順序語句>，最后結(jié)束CASE語句。條件句中的=>不是操作符，其含義相當于THEN。CASE語句使用時應注意以下幾點：WHEN條件句中的選擇值或標識符所代表的值必須在表達式的取值范圍內(nèi)。除非所有條件句中的選擇值能完整覆蓋CASE語句中表達式的取值，否則最末一個條件句中的選擇必須加上最后一句WHENOTHER=><順序語句>。CASE語句中的選擇值只能出現(xiàn)一次，不允許有相同選擇值的條件語句出現(xiàn)。CASE語句執(zhí)行中必須選中，且只能選中所列條件語句中的一條。2、并置操作符&在例13中的操作符&表示將操作數(shù)或是數(shù)組合并起來形成新的數(shù)組。利用并置符可以有多種方式來建立新的數(shù)組，在實際運算過程中，要注意并置操作前后的數(shù)組長度應一致。全加器描述和例化語句元件例化是引入一種連接關系，將預先設計好的設計實體定義為一個元件，然后利用特定的語句將此元件與當前的設計實體中的指定端口相連接，從而為當前設計實體引進一個新的低一級的設計層次。元件例化是使VHDL設計實體構(gòu)成自上而下層次化設計的一種重要途徑。元件例化語句由兩部分組成，第一部分是對一個現(xiàn)在的設計實體定義為一個元件，語句的功能是對待調(diào)用的元件做出調(diào)用聲明，其最簡表達式如下：COMPONENT元件名ISPORT(端口名表)；ENDCOMPONENT文件名；第二部分是此元件與當前設計實體中元件間及端口的連接說明。語句