第五章集成電路基礎(chǔ)微電子與集成電路設(shè)計導(dǎo)論Introductiontomicroelectronicsandintegratedcircuitdesign

本章內(nèi)容集成電路（IC）數(shù)字集成電路雙極和BiCMOS集成電路模擬集成電路集成電路版圖集成電路設(shè)計工具大規(guī)模集成電路基礎(chǔ)集成電路設(shè)計方法學5.1集成電路概述

集成電路定義：通過特定工藝，將晶體管、二極管等有源器件和電阻、電容等無源器件互連“集成”在半導(dǎo)體單晶片上，封裝后來執(zhí)行特定功能。性能指標：集成度功耗延遲積特征尺寸可靠性有源器件:內(nèi)部有電源存在的器件叫做有源器件，常見的有源器件有電子管、晶體管等。集成電路組成要素無源器件：在不需要外加電源的條件下，就可以顯示其特性的電子元件。無源元件主要是電阻類、電感類和電容類器件。隔離區(qū)：現(xiàn)采取的隔離技術(shù)主要有PN結(jié)隔離、介質(zhì)隔離、刻槽隔離等。集成電路中采用隔離技術(shù)的原因是避免元件之間的相互干擾影響正常工作，右圖是電容隔離的案例。互連線：多層金屬互連技術(shù)是現(xiàn)在的主流互聯(lián)技術(shù)如右圖，首先，使用多層金屬互連技術(shù)可以使集成密度增加，提高集成度；其次，使用多層金屬互連可以降低互連線導(dǎo)致的延遲時間。鈍化保護層：表面鈍化工藝是在器件表面覆蓋保護介質(zhì)膜以防止污染的工藝，右圖即使用PSG和氮硅化化合物作為保護層的器件結(jié)構(gòu)圖。寄生效應(yīng)：理想狀態(tài)下，導(dǎo)線是沒有電阻，電容和電感的。而在實際中則還是會存在一定的電阻，電容和電感，且頻率越高，寄生效應(yīng)越明顯。集成電路分類

器件結(jié)構(gòu)：雙極型集成電路MOS集成電路BiMOS集成電路電路功能：數(shù)字集成電路模擬集成電路數(shù)模混合集成電路

電路規(guī)模分類：小規(guī)模集成電路（SSI）中規(guī)模集成電路（MSI）大規(guī)模集成電路（LSI）超大規(guī)模集成電路（VLSI）特大規(guī)模集成電路和巨大規(guī)模集成電路集成規(guī)模元件/芯片集成規(guī)模元件/芯片小規(guī)模10?102超大規(guī)模106?107中規(guī)模102?103特大規(guī)模107?109大規(guī)模103?105巨大規(guī)模>109

表5.1.1集成度分級表5.1.4集成電路發(fā)展5.2數(shù)字集成電路

數(shù)字系統(tǒng)實現(xiàn)技術(shù)：數(shù)字CMOS邏輯電路是數(shù)字系統(tǒng)主要實現(xiàn)方式，其體積小、易于制作以及MOSFET功耗小的特點使得它能夠被制成集成度極高的邏輯和存儲芯片。5.2.1數(shù)字邏輯簡介基本邏輯常量：01基本邏輯運算：非運算與運算或運算復(fù)合邏輯運算與非或非異或ABABA+B000011100101101100101011111000表5.2.1-5.2.3邏輯運算真值表5.2.1數(shù)字邏輯簡介5.2.2CMOS反相器性能指標反相器組成：CMOS反相器由一個NMOS晶體管和一個PMOS晶體管組成。邏輯表達式：圖5.2.1反相器的電路符號和電路圖

開關(guān)特性：傳輸特性：圖5.2.2CMOS反相器開關(guān)特性圖5.2.3CMOS反相器的電壓傳輸特性在直流情況下，CMOS反相器沒有輸出電流，總是滿足

其中下標N和P分別表示NMOS晶體管和PMOS晶體管。（1）如左圖所示的AB區(qū)域，NMOS晶體管截止，PMOS晶體管工作在線性區(qū)，因此有

經(jīng)計算可得圖5.2.4CMOS反相器中器件工作狀態(tài)隨輸入電平的變化

（2）如左圖所示的BC區(qū)域，NMOS晶體管導(dǎo)通，工作在飽和區(qū)，而PMOS晶體管仍然在線性區(qū)。根據(jù)可得到（3）如左圖所示的CD區(qū)域，NMOS晶體管和PMOS晶體管都處在飽和區(qū)，此時有

（4）如左圖所示的DE區(qū)域，NMOS管進入線性導(dǎo)通區(qū)，而PMOS管仍在飽和區(qū)。根據(jù)NMOS管和PMOS管直流電流相等可以得到該區(qū)域的電壓轉(zhuǎn)移特性

（5）如左圖所示的EF區(qū)域，PMOS管由導(dǎo)通變?yōu)榻刂梗鳱MOS管仍然在線性導(dǎo)通區(qū)。由于PMOS管截止，使得噪聲容限：（1）單位增益點定義的噪聲容限

以單位增益點所對應(yīng)的輸入電平為所允許的臨界電平和理想邏輯電平之間的范圍為CMOS電路的直流噪聲容限，定義為圖5.2.5單位增益定義的噪聲容限（2）極限輸出電平定義的噪聲容限

根據(jù)實際工作確定所允許的最低的輸出高電平VOHmin，它所對應(yīng)的輸入電平定義為關(guān)門電平VOFF；給定允許的最高的輸出低電平VOLmax，它所對應(yīng)的輸入電平定義為開門電平VON。開門電平和關(guān)門電平與CMOS電路的理想輸入邏輯電平之間的范圍就是CMOS電路的噪聲容限。如左圖所示是反相器的噪聲容限輸入高電平噪聲容限：輸入低電平噪聲容限：圖5.2.6極限輸出電平定義的噪聲容限

（3）反相器閾值點定義的最大噪聲容限 CMOS反相器的閾值點是反相器狀態(tài)變化的臨界點，以反相器的閾值作為所允許的最壞的輸入電平，則閾值點與理想邏輯電平之間的范圍就是CMOS反相器的最大噪聲容限,則當CMOS反相器中的兩個管子完全對稱時有左圖所示是實際反相器的最大噪聲容限，較小值決定了電路所能承受的最大直流噪聲容限，因為有圖5.2.7CMOS反相器的最大直流噪聲容限

電流轉(zhuǎn)移曲線：

左圖所示為CMOS反相器中IDD隨Vin變化的特性曲線，IDD表示直流電源的供電電流大小。當時，NMOS晶體管截止電路沒有電流；當

時，PMOS晶體管截止，電源與地之間同樣沒有電流。此時反相器在靜態(tài)邏輯電平下沒有功率消耗。當Vin在VM附近時，電流峰值大小取決于晶體管強度（如寬長比、閾值電壓和載流子遷移率），也是此時的瞬時電流將造成功率的浪費。圖5.2.8CMOS反相器直流供電的電流轉(zhuǎn)移曲線瞬態(tài)特性：當輸入端輸入階躍信號時，CMOS反相器的輸入和輸出波形右圖所示，其中四個重要的瞬態(tài)參數(shù)分別為：從低電平到高電平的傳輸延遲tpLH、高電平到低電平的傳輸延遲tpHL、輸出上升時間tr和輸出下降時間tf。圖5.2.9CMOS反相器輸出瞬態(tài)特性

動態(tài)功耗：

CMOS反相器的動態(tài)功耗分為兩個部分：邏輯門負載電容充放電功耗（瞬態(tài)部分）和翻轉(zhuǎn)過程中產(chǎn)生的電源與地之間的短路電流。（1）瞬態(tài)功耗在一個時鐘周期Tclk內(nèi)向電容CL充放電的動態(tài)功耗Pd是推導(dǎo)可得上式說明減少輸出電容、電源電壓或者工作頻率都可以降低瞬態(tài)功耗。（2）短路功耗

在輸入變化的過程中，翻轉(zhuǎn)的電壓處于VTN和

之間時，兩個晶體管都導(dǎo)通，于是VDD和地之間產(chǎn)生了一個電流通路，它引起的功耗占總翻轉(zhuǎn)功耗的5%~30%。短路功耗取決于器件電流強度、輸入翻轉(zhuǎn)時間以及輸出電容。

當反相器的輸出端不接負載時，若反相器中PMOS與NMOS的特性參數(shù)相同，當電壓翻轉(zhuǎn)上升時，漏極電流即一周期的平均電流綜上，短路功耗最終為CMOS邏輯門電路1.與非門電路A=0,B=0A=0,B=1A=1,B=0A=1,B=1圖5.2.10與非門電路

圖5.2.11-5.2.14電路圖

圖5.2.15與非門輸出響應(yīng)當A、B取不同組合的邏輯電平時，與非門電路的輸出響應(yīng)如圖5.2.15所示。

2.或非門電路A=0,B=0A=0,B=1A=1,B=0A=1,B=1圖5.2.16或非門電路

圖5.2.17-5.2.20A=0，B=0時的電路圖

圖5.2.21或非門輸出響應(yīng)當A、B取不同組合的邏輯電平時，或非門電路的輸出響應(yīng)如圖5.2.21所示。

圖5.2.22異或門電路A=0,B=0A=0,B=1A=1,B=1A=1,B=03.異或門/同或門電路圖5.2.27異或門輸出響應(yīng)A、B在取不同組合的邏輯電平時，異或門電路的輸出響應(yīng)如圖5.2.27所示。

4.傳輸門電路圖5.2.28CMOS傳輸門電路圖5.2.29CMOS傳輸門輸出響應(yīng)5.2.4CMOS集成電路特點小結(jié)功耗低工作電壓范圍寬溫度穩(wěn)定性能好輸入阻抗高抗干擾能力強抗輻射能力強邏輯擺幅大扇出能力強5.3雙極型（Bipolar）和BiCMOS集成電路雙極性集成電路：雙極型晶體管是由靠得很近的兩個PN結(jié)構(gòu)成的半導(dǎo)體器件，又稱為三極管。它有PNP管和NPN管兩種。雙極型晶體管以電子和空穴為載流子，控制電流來達到放大、開關(guān)特性的電流控制器件。BiCMOS集成電路：BiCMOS技術(shù)是在一塊IC芯片上集成了雙極型晶體管和CMOS電路。CMOS電路具有低功耗、高輸入阻抗和寬噪聲容限等特點，而雙極型晶體管具有較高的電流驅(qū)動能力，BiCMOS則把這兩者的優(yōu)點集中在一起。當要求輸出電流較大且超過CMOS電路的能力時，這類電路特別有用。非門電路,A=1A=0傳輸門5.3.1雙極型集成電路5.3.2BiCMOS集成電路輸入信號用來驅(qū)動并聯(lián)的N溝道MOSFET，而P溝道MOSFET則彼此串聯(lián)，如上圖所示。1．BiCMOS非門圖5.3.4A=0時的電路圖

圖5.3.5A=1時的電路圖

2．BiCMOS或非門圖5.3.6BiCMOS或非門電路

5.4模擬集成電路

5.4.1放大器的性能指標

放大器：放大器是模擬集成電路中最重要的組成部分，它能夠把微弱的輸入模擬電信號放大為較強且無失真的輸出模擬電信號。電壓放大器：輸入與輸出信號均為電壓信號。電流放大器：輸入與輸出信號均為電流信號。跨導(dǎo)放大器：輸入信號為電壓，輸出信號為電流。跨阻放大器：輸入信號為電流，輸出信號為電壓。性能指標：除增益和速度外，功耗、電源電壓、線性度、噪聲和最大電壓擺幅等也是放大器的重要指標。此外，放大器的輸入輸出阻抗將決定其應(yīng)如何與前級和后級電路進行相互配合。在實際中，這些參數(shù)幾乎都會相互牽制，一般稱為“八邊形法則”，茹右下圖所示。增益：輸出量Xout與輸入量Xin的比值帶寬：指放大器的小信號帶寬。建立時間：從跳變開始到輸出穩(wěn)定的時間。相位裕度：主要用來衡量反饋系統(tǒng)的穩(wěn)定性，并能用來預(yù)測閉環(huán)系統(tǒng)階躍響應(yīng)的過沖。轉(zhuǎn)換速率：反應(yīng)放大器的響應(yīng)速度。5.4.2三種組態(tài)放大器共源極放大器：以電阻為負載圖5.4.2電阻作負載的共源極放大電路當Vin>Vin1時，M1工作在線性區(qū)： 晶體管在線性區(qū)跨導(dǎo)會下降，所以要保證晶體管工作在飽和區(qū)，即Vout>VinVTH（工作在左圖中A點的左側(cè)）。由前式可以得到：其中。

上圖所示的電阻作負載的共源極放大器，的大信號轉(zhuǎn)移曲線，如果輸入電壓從零開始增大，M1截止，Vout=VDD。當Vin接近VTH時，M1開始導(dǎo)通，電流經(jīng)過RD，使Vout減小。如果VDD不是非常小，M1飽和導(dǎo)通且忽略晶體管的溝道長度調(diào)制效應(yīng)，可以得到：圖5.4.3共源極放大器的轉(zhuǎn)移曲線

以二極管為負載圖5.4.5“二極管連接器件”及其等效電路圖5.4.6采用二極管連接的PMOS負載的負載的共源極放大器

使用二極管的等效阻抗替代原負載阻抗，得到新的增益表達式：左圖表示了輸出電壓與輸入電壓的關(guān)系曲線，如果Vin<VTH1，輸出電壓等于VDD-VTH2。如果Vin>VTH1，Vout近似沿著直線變化。如果Vin>Vout+VTH1（超越了A點），M1進入線性區(qū)，特性曲線呈現(xiàn)非線性。

圖5.4.7采用二極管連接的PMOS負載的共源極轉(zhuǎn)移曲線以電流源為負載圖5.4.8采用電流源負載的共源極放大器應(yīng)用中有時要求單級放大器有很大的電壓增益，增大共源極的負載電阻能夠提高增益。但對于電阻或者二極管連接的負載而言，增大阻值會限制輸出電壓擺幅。為解決此問題，用一個電流源代替負載，其電路結(jié)構(gòu)如圖5.4.8所示

使用一個電流源代替負載，總輸出阻抗為ro1//ro2，得到新的增益表達式：左上圖是電流源作負載的共源放大器的NMOS管的特性，右上圖是電壓轉(zhuǎn)移特性。圖5.4.9采用電流源負載的共源放大器特性曲線性能比較

輸出阻抗放大器增益擺幅其他電阻作負載輸出阻抗小；電阻阻值誤差較大，且大阻值電阻占用面積大增益較小；通過增大輸出電阻來提高增益會使MOS管很快進入線性區(qū)輸出擺幅小，和增益之間存在矛盾一般用作低增益高頻放大器二極管作負載輸出阻抗大，在制造中容易精確控制增益較小，且相對精確穩(wěn)定，是器件尺寸的弱相關(guān)函數(shù)輸入輸出擺幅小，和增益之間仍存在矛盾

電流源作負載輸出阻抗很大增益很大擺幅較大；解決了擺幅與增益之間的矛盾引入了寄生電容，影響頻率特性表5.4.1三種不同負載的共源放大器性能比較

源極跟隨器：對共源極放大器分析可得，在一定范圍的電源電壓下，要獲得更高的電壓增益，負載阻抗必須盡可能大。如果這種電路驅(qū)動一個低阻抗負載，為了使信號電平的損失可以忽略不計，就必須在放大器后面放置一個“緩沖器”。源極跟隨器（共漏極放大器）就可以起到一個電壓緩沖的作用。圖5.4.10源極跟隨器及其特性曲線

因為，所以

此外

所以

通過左圖所示的等效小信號電路可以更容易地得到相同的結(jié)果，其中Vout=Vin-V1，Vbs=Vout，所以gmV1gmbVout=Vout/RS，因此Vout/Vin=gmRS/[1+（gm+gmb）RS]。式5.4.11的一個重要結(jié)論是，即使RS=∞，源極跟隨器的電壓增益也不會等于1。圖5.4.11源極跟隨器的小信號等效電路

共柵極放大電路：輸入端為MOS管的源端，輸出端為MOS管漏端的放大器，即為共柵極放大器。圖5.4.12

共柵極放大器及等效模型隨著Vin的減小，Vout也逐漸減小。最終M1進入線性區(qū)，此時，

輸入—輸出特性曲線如左圖所示。如果M1為飽和狀態(tài)，輸出電壓可以寫成

可得小信號增益

因為，我們可以得到圖5.4.13共柵極的輸入—輸出曲線

5.4.3差分放大器差分放大器定義：差分放大器（也稱為差動放大器）是一種經(jīng)典的放大器，它處理兩個輸入信號的差值，而與輸入信號的絕對值無關(guān)。與單端工作相比，一個重要的優(yōu)勢有更強的抗干擾能力，另一個有用的特性是增大了可得到的最大電壓擺幅，同時差動電路的優(yōu)勢還包括偏置電路更簡單和更高的線性度。基本差動對圖5.4.14基本差動對

圖5.4.15差動對的輸入—輸出特性圖5.4.16帶MOS尾電流的差動對及其特性曲線

對于左圖（a）所示差動放大器，其增益Av為對于左圖（b）所示差動放大器，其增益Av為

圖5.4.17

不同負載的差動對5.4.4基準電壓源圖5.4.18基準電壓源

基準電壓源是當代模擬集成電路極為重要的組成部分，它為串聯(lián)型穩(wěn)壓電路、A/D和D/A轉(zhuǎn)化器提供基準電壓，也是大多數(shù)傳感器的穩(wěn)壓供電電源或激勵源。5.4.5基準電流源圖5.4.19基準電流源

基準電流源又稱電流鏡，遵循的原理是：如果兩個相同MOS管的柵-源電壓相等，那么溝道電流也應(yīng)相等。5.4.6運算放大電路反相輸入放大器輸出電壓與輸入電壓之間的函數(shù)關(guān)系為：圖5.4.20反相輸入放大器電路圖5.4.21反相求和運算放大電路輸出電壓Vout的表達式：當Rf=R1=R2=R3時：加法器圖5.4.22減法運算電路輸出電壓Vout的表達式：當Rf=R1時減法器圖5.4.23積分運算電路輸出電壓Vout的表達式：積分器5.5集成電路版圖5.5.1版圖設(shè)計規(guī)則圖5.5.1最小寬度圖5.5.4最小延伸圖5.5.2最小間距圖5.5.3最小包圍版圖布局的概念：根據(jù)I/O布局根據(jù)模塊布局根據(jù)信號流布局5.5.2布圖規(guī)則及布局布線技術(shù)圖5.5.5根據(jù)信號流進行版圖布局布局需要注意的問題：在布局時，不能一味地追求最小的版圖面積，需要留下足夠的空間。在模塊組合時，必須留下足夠空間給電源線和信號線，要考慮到器件匹配和噪聲設(shè)計。溫度的影響噪聲的影響布線規(guī)劃信號估計估計布線方向偶然性規(guī)劃監(jiān)視和更新布線方向：為通道中的每個信號添加一個無命名的路徑。假如通道中有已知的重要關(guān)鍵信號，首先給它們做上標記，并決定它們在通道中的位置。標記并放置橫跨通道全長的信號線。標記并放置在通道中開始或者結(jié)束的信號線。當信號繞過邊角從一個通道到下一個通道時，如果有必要對通孔數(shù)目或分層改變進行優(yōu)化或者使其最小化，那么應(yīng)對信號線進行重新排序。對于電源線、特殊信號線和寬總線來說，每一層的布線方向應(yīng)保持一致。走線盡可能短，并且布局緊湊，減小延時。盡量不用POLY來走線，如果兩個柵極之間距離太長，中間用金屬走線。5.5.3數(shù)字電路版圖設(shè)計圖5.5.6CMOS反向器電路圖5.5.8并聯(lián)反相器版圖圖5.5.7CMOS反相器版圖實例在版圖設(shè)計方面，模擬集成電路的要求比數(shù)字集成電路高很多！5.5.4模擬電路版圖設(shè)計（1）模擬電路設(shè)計需要在速度、功耗、增益、精度和電源電壓等多種因素之間進行折衷，而數(shù)字電路基本上只需權(quán)衡速度和功耗兩種因素。（2）模擬電路對噪聲、串擾和其他干擾比數(shù)字電路要敏感得多。（3）器件的二級效應(yīng)對模擬電路性能的影響比對數(shù)字電路性能的影響要嚴重得多。（4）高性能模擬電路的設(shè)計很少能自動完成，通常每個元件都要“手工設(shè)計”，而許多數(shù)字電路都是自動生成和布局的。（5）數(shù)字電路版圖以設(shè)計規(guī)則為基礎(chǔ)，但設(shè)計規(guī)則對模擬電路版圖卻并非關(guān)鍵所在。（6）數(shù)字電路和模擬電路的規(guī)模不同。在數(shù)字集成電路中一個芯片可能有成千上萬個反相器，而模擬集成電路中也許只有一個或者幾個放大器。（7）設(shè)計CMOS數(shù)字電路的主要目標是優(yōu)化芯片的尺寸和提高密度。而模擬集成電路的主要目標是電路性能、匹配程度、速度和各種功能方面的問題。模擬集成電路與數(shù)字集成電路的比較:失配的概念：工藝中存在的非理想因素會降低芯片性能與成品率。非理想因素包括光刻版的分辨率、光刻版套不準問題、芯片表面不平整、橫向擴散、過度刻蝕和因載流子濃度不均勻分布造成的梯度效應(yīng)。這些非理想因素會造成兩個版圖完全相同的器件特性參數(shù)不同，這種現(xiàn)象稱為失配。失配的分類：隨機失配：指由器件尺寸、摻雜濃度和氧化層厚度的不同而導(dǎo)致器件特性參數(shù)變化引起的失配，這種失配可以通過適當增加器件的尺寸來減小，譬如增大電阻條的寬度，避免采用最小溝道長度的晶體管等。系統(tǒng)失配：由于工藝偏差、工藝參數(shù)梯度效應(yīng)、接觸孔電阻、擴散區(qū)之間的影響、機械壓力和溫度梯度效應(yīng)而造成的器件失配。系統(tǒng)失配可以通過版圖技巧來降低，譬如采用單位匹配技術(shù)、虛擬單元和對稱等。匹配規(guī)則：匹配器件相互靠近放置匹配MOS管應(yīng)采用相同的形狀器件保持相同方向共中心（四方交叉）圖5.5.9MOS晶體管的取向圖5.5.10共中心版圖隨著集成電路制造技術(shù)的不斷發(fā)展，其加工工藝已經(jīng)達到納米級（特征尺寸在13納米以下），單個芯片集成的晶體管最高可達200億個。集成電路設(shè)計的高度復(fù)雜性，使得其設(shè)計需要借助于計算機輔助的設(shè)計方法學和技術(shù)手段。接下來主要介紹一些最常用的集成電路設(shè)計工具，比如CadenceADS（AdvanceddesignSystem）Aether設(shè)計平臺軟件5.6集成電路設(shè)計工具介紹Cadence軟件是鏗騰電子科技有限公司（CadenceDesignSystems，Inc）開發(fā)的集成電路設(shè)計產(chǎn)品的總稱，是行業(yè)內(nèi)公認的具有強大功能的大規(guī)模集成電路計算輔助設(shè)計系統(tǒng)。集成電路設(shè)計工具介紹——Cadence常用工具：VerilogHDL仿真工具Verilog-XL電路設(shè)計工具Composer電路模擬工具AnalogArtist版圖設(shè)計工具VirtuosoLayoutEditor版圖驗證工具Dracula和Diva自動布局布線工具Preview和SiliconEnsemble。功能：系統(tǒng)設(shè)計功能驗證IC綜合及布局布線模擬、混合信號及射頻IC設(shè)計全定制集成電路設(shè)計IC物理驗證PCB設(shè)計和硬件仿真建模集成電路設(shè)計工具介紹——Cadence模擬集成電路設(shè)計流程，以及對應(yīng)的Cadence工具：圖5.6.1集成電路設(shè)計流程功能：時域電路仿真（SPICE-likeSimulation）頻域電路仿真（HarmonicBalance、LinearAnalysis）三維電磁仿真（EMSimulation）通信系統(tǒng)仿真（CommunicationSystemSimulation）數(shù)字信號處理仿真設(shè)計（DSP）集成電路設(shè)計工具介紹——ADS仿真分析方法：高頻SPICE分析和卷積分析（Convolution）線性分析諧波平衡分析（HarmonicBalance）電路包絡(luò)分析（CircuitEnvelope）電磁仿真分析（Momentum）ADS是安捷倫公司電子設(shè)計自動化部門研發(fā)的EDA軟件，支持系統(tǒng)和射頻設(shè)計師開發(fā)所有類型的射頻設(shè)計，從射頻/微波模塊到用于通信和航空航天/國防的MMIC。Aether設(shè)計平臺是華大九天公司推出一款集成電路設(shè)計自動化（EDA）軟件，同時這也是本土的一款EDA軟件。Aether設(shè)計平臺提供完整的數(shù)模混合信號IC設(shè)計解決方案，包含：設(shè)計數(shù)據(jù)庫管理（DesignManager）工藝管理（TechnologyManager）原理圖編輯器（SchematicEditor）混合信號仿真環(huán)境（MDE）版圖編輯器（LayoutEditor）原理圖驅(qū)動版圖（SchematicDrivenLayout，SDL）集成電路設(shè)計工具介紹——Aether無縫集成華大九天SPICE仿真工具Alps-AS、數(shù)據(jù)混合信號仿真工具Alps-MS、混合信號波形查看工具iWave、版圖物理驗證工具Argus、寄生參數(shù)提取工具（RCExplorer）、ClockExplorer、TimingExplorer、PowerExplorer、Skipper以及其他主流第三方工具。集成電路設(shè)計工具介紹——Aether圖5.6.2數(shù)模混合信號IC設(shè)計流程隨著器件尺寸的縮小，集成電路的性能和集成度得到改善。MOS集成電路的縮小尺寸，包括組成集成電路的MOS器件的縮小尺寸以及隔離和互連線的縮小尺寸三個方面。MOS器件縮小尺寸后，會引入一系列的短溝道和窄溝道效應(yīng)。這主要是由于：在溝道中，大尺寸器件中電場呈現(xiàn)一維的圖像，而現(xiàn)在，三維的性質(zhì)逐漸明顯；電場強度隨器件尺寸縮小而增大，引起碰撞電離、熱電子注入等高場效應(yīng)；溝道載流子的輸運性質(zhì)