VHDL有限狀態(tài)機(jī)VHDL語(yǔ)言的基本語(yǔ)句1狀態(tài)機(jī)概念：一類(lèi)十分重要的時(shí)序電路許多數(shù)字電路的核心部件結(jié)構(gòu)：組合邏輯部分（狀態(tài)譯碼器和輸出譯碼器）時(shí)序邏輯部分（寄存器）2狀態(tài)機(jī)是純硬件數(shù)字系統(tǒng)中的順序控制電路，其運(yùn)行方式上類(lèi)似于控制靈活和方便的CPU，而在運(yùn)行速度和工作可靠性方面都優(yōu)于CPU。狀態(tài)機(jī)結(jié)構(gòu)模式相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定。狀態(tài)機(jī)的VHDL表述豐富多樣，程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有其獨(dú)到之點(diǎn)。在高速運(yùn)算和控制方面，狀態(tài)機(jī)具有巨大的優(yōu)勢(shì)。在VHDL中,一個(gè)狀態(tài)機(jī)可以有多個(gè)進(jìn)程構(gòu)成,一個(gè)結(jié)構(gòu)體中可以包含多個(gè)狀態(tài)機(jī),而一個(gè)單獨(dú)的狀態(tài)機(jī)(或多個(gè)并行運(yùn)行的狀態(tài)機(jī))以順序方式所能完成的運(yùn)算和控制方面的工作與一個(gè)CPU的功能類(lèi)似。因此，一個(gè)設(shè)計(jì)實(shí)體的功能便類(lèi)似于一個(gè)含有并行運(yùn)行的多CPU的高性能微處理器的功能。就運(yùn)行速度而言:

狀態(tài)機(jī)的狀態(tài)變換周期只有一個(gè)時(shí)鐘周期，而在每一個(gè)狀態(tài)中，狀態(tài)機(jī)可以完成許多并行的運(yùn)算和控制操作，所以，一個(gè)完整的控制程序，即使用多個(gè)并行狀態(tài)機(jī)構(gòu)成，其狀態(tài)數(shù)也是十分有限的。一般由狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比CPU所能完成同樣功能的軟件系統(tǒng)的工作速度要高出三到五個(gè)數(shù)量級(jí)。

就可靠性而言:

由于CPU本身的結(jié)構(gòu)特點(diǎn)與執(zhí)行軟件指令的工作方式?jīng)Q定了CPU不能獲得圓滿的容錯(cuò)保障，這已是不爭(zhēng)的事實(shí)。而狀態(tài)機(jī)系統(tǒng)不同，首先由于它是純硬件電路構(gòu)成，不存在CPU運(yùn)行軟件過(guò)程中許多固有的缺陷；其次是由于狀態(tài)機(jī)設(shè)計(jì)中能使用各種完整的容錯(cuò)技術(shù)；第三是狀態(tài)機(jī)從非法狀態(tài)跳出進(jìn)入正常狀態(tài)的耗時(shí)十分短暫，通常只有2、3個(gè)時(shí)鐘周期，約幾十個(gè)ns，不足于對(duì)系統(tǒng)運(yùn)行構(gòu)成損壞，而CPU則是通過(guò)復(fù)位方式從非法運(yùn)行方式中恢復(fù)過(guò)來(lái)，耗時(shí)達(dá)幾十ms，這對(duì)于高速高可靠系統(tǒng)顯然是無(wú)法容忍的。為什么要使用狀態(tài)機(jī)？3狀態(tài)機(jī)的結(jié)構(gòu)狀態(tài)譯碼器狀態(tài)寄存器(當(dāng)前狀態(tài))輸出譯碼器輸入信號(hào)輸出狀態(tài)輸出4狀態(tài)機(jī)-各部分的功能狀態(tài)譯碼器確定狀態(tài)機(jī)的下一個(gè)狀態(tài)輸出譯碼器確定狀態(tài)機(jī)輸出狀態(tài)寄存器存儲(chǔ)狀態(tài)機(jī)的內(nèi)部狀態(tài)5狀態(tài)機(jī)的基本操作狀態(tài)的轉(zhuǎn)換：下一個(gè)狀態(tài)由譯碼器根據(jù)當(dāng)前狀態(tài)和輸入條件決定。輸出信號(hào)的產(chǎn)生：輸出信號(hào)由譯碼器根據(jù)當(dāng)前狀態(tài)和輸入條件決定。6狀態(tài)機(jī)的時(shí)序同步時(shí)序狀態(tài)機(jī)：由時(shí)鐘信號(hào)觸發(fā)狀態(tài)的轉(zhuǎn)換和信號(hào)的輸出異步時(shí)序狀態(tài)機(jī)：狀態(tài)的轉(zhuǎn)移和輸出不與時(shí)鐘信號(hào)同步注意：可綜合的狀態(tài)機(jī)設(shè)計(jì)要求使用同步狀態(tài)機(jī)！7狀態(tài)機(jī)的類(lèi)型狀態(tài)一狀態(tài)二狀態(tài)二摩爾型moore狀態(tài)機(jī)米勒型mealy狀態(tài)機(jī)狀態(tài)一輸入8狀態(tài)機(jī)的表達(dá)方式狀態(tài)圖狀態(tài)表流程圖9狀態(tài)表10狀態(tài)圖11狀態(tài)機(jī)狀態(tài)機(jī)的本質(zhì)是對(duì)具有邏輯順序或時(shí)序規(guī)律事件的一種描述方法。1213三進(jìn)制計(jì)數(shù)器S311S101S21014序列檢測(cè)器（1110010）S1S2S8S3S4S7S6S51110010/10011010115類(lèi)型定義語(yǔ)句TYPE用戶自定義數(shù)據(jù)類(lèi)型:數(shù)據(jù)類(lèi)型名：由設(shè)計(jì)者自定；數(shù)據(jù)類(lèi)型定義：數(shù)組型數(shù)據(jù)類(lèi)型或枚舉型數(shù)據(jù)類(lèi)型TYPE數(shù)據(jù)類(lèi)型名IS數(shù)據(jù)類(lèi)型定義；TYPE數(shù)據(jù)類(lèi)型名IS數(shù)據(jù)類(lèi)型定義OF基本數(shù)據(jù)類(lèi)型；16類(lèi)型定義語(yǔ)句TYPETYPEst1ISARRAY(0TO15)OFSTD_LOGIC；

TYPEweekIS(sun，mon，tue，wed，

thu，fri，sat)；例如：ARCHITECTUREbhv

OFcnt4ISTYPEm_stateIS(st0，st1，st2，st3，st4，st5)；SIGNALpresent_state，next_state

：m_state；BEGIN17狀態(tài)機(jī)的說(shuō)明部分使用TYPE

語(yǔ)句定義一個(gè)新的數(shù)據(jù)類(lèi)型，一般為枚舉型，其元素都用狀態(tài)機(jī)的狀態(tài)名來(lái)定義。說(shuō)明部分一般放在ARCHITECTURE

和BEGIN之間。例如：ARCHITECTURE···IS

TYPEstatesIS(S0,S1,S2,S3)；

SIGNALcurrent_state,next_state:states；

BEGIN···18ChapteroverThisistheendofthischapter

ThanksAnyquestion？19實(shí)驗(yàn)部分四選一數(shù)據(jù)選擇器：x<= (aANDNOT(s(1))ANDNOT(s(0)))OR (bANDNOT(s(1))ANDs(0))OR (cANDs(1)ANDNOT(s(0)))OR (dANDs(1)ANDs(0));方法一：axmuxcbds220實(shí)驗(yàn)部分方法二：WITHsSELECTx<=aWHEN“00”,--meanswhens=“00”bWHEN“01”,cWHEN“10”,dWHENOTHERS;axmuxcbds221實(shí)驗(yàn)部分x<=awhen(s=“00”)elsebwhen(s=“01”)elsecwhen(s=“10”)elsed;方法三：axmuxcbds222實(shí)驗(yàn)部分mux4_1:PROCESS(a,b,c,d,s) BEGIN IFs=“00”THENx<=a; ELSIFs=“01”THENx<=b; ELSIFs=“10”THENx<=c; ELSEx<=d; ENDIF; ENDPROCESSmux4_1;方法四：axmuxcbds223實(shí)驗(yàn)部分8-3編碼器：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYENCODE8_3ISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0)；

Y:OUTSTD_LOGIC_VECTOR(2DOWNTO0))；ENDENTITYENCODE8_3；ARCHITECTUREARTOFENCODE8_3ISBEGIN24WITHASELECT--選擇信號(hào)賦值語(yǔ)句Y<="000"WHEN"11111110","001"WHEN"11111101","010"WHEN"11111011","011"WHEN"11110111","100"WHEN"11101111","101"WHEN"11011111","110"WHEN"10111111","111"WHEN"01111111","000"WHENOTHERS;ENDARCHITECTUREART;258-3編碼器P134例5-19，用IF和CASE語(yǔ)句均可！26分

頻

器ENTITYFENPINIS PORT(clk:INBIT;

cout:OUTBIT);ENDFENPIN;ARCHITECTURE

bhvOFFENPINISBEGIN

PROCESS(clk) VARIABLEQ1:INTEGERRANGE

nDOWNTO0;BEGIN IFclk’eventANDclk=‘1’THEN IFQ1<nTHEN Q1:=Q1+1;cout<=‘0’;