第8章FPGA和CPLD2024/4/172CPLD=ComplexProgramminglogicdevice，復雜可編程邏輯器件

FPGA=FieldProgrammableGateArray,現場可編程門陣列2024/4/173CPLD原理——與或陣列組合邏輯由乘積項陣列和乘積項選擇矩陣產生組合邏輯D觸發器直接利用宏單元中的可編程D觸發器來實現時鐘信號CLK由I/O腳輸入后進入芯片內部的全局時鐘專用通道，直接連接到可編程觸發器的時鐘端可編程觸發器的輸出與I/O腳相連，把結果輸出到芯片管腳以上步驟都是由軟件自動完成，不需要人為干預對于復雜電路，一個宏單元不能實現時需要通過并聯擴展項和共享擴展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個宏單元的輸入

2024/4/1742024/4/175典型的可編程器件的框圖SPLD(SimpleProgrammableLogicDevice)EPLD(ErasableProgrammableLogicDevice)CPLD(ComplexProgrammableLogicDevice)一個二維的邏輯塊陣列構成了PLD器件的邏輯組成核心輸入／輸出塊連接邏輯塊的互連資源連線資源由各種長度的連線線段組成，其中也有一些可編程的連接開關，它們用于邏輯塊之間、邏輯塊與輸入／輸出塊之間的連接2024/4/176基于LUT（Look-Up-Table）結構FPGA實現原理A、B、C、D作為地址線連到到LUT，LUT中已經事先寫入了所有可能的邏輯結果，通過地址查找到相應的數據然后輸出，實現組合邏輯D觸發器直接利用LUT后面D觸發器來實現時鐘信號CLK由I/O腳輸入后進入芯片內部時鐘專用通道，直接連接到觸發器的時鐘端2024/4/177現場可編程陣列FPGA基于查找表的構成原理與結構實際邏輯電路LUT的實現方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111

多使用4-6輸入的LUT每一個LUT可以看成一個有4位地址線的16×1的RAM當用戶通過原理圖或語言描述了一個邏輯電路以后，開發軟件自動計算邏輯電路的所有可能的結果，并把結果事先寫入RAM每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可基于SRAM工藝，掉電后信息會丟失，需要外加一片專用配置芯片，在上電時由這個專用配置芯片把數據加載到FPGA中才可以正常工作2024/4/178Altera公司FLEX/ACEX芯片的內部結構主要結構：I/O塊LAB：一個LAB包括8個邏輯單元（LE）,每個LE包括一個LUT，一個觸發器和相關的相關邏輯可編程行/列連線RAM塊大部分的FPGA系列與此結構基本類似2024/4/179CPLD與FPGA比較CPLD/EPLD基于乘積項，功耗低速度慢分解組合邏輯功能強一個宏單元可分解十幾甚至20~30多個組合邏輯輸入集成度較低一般最大只能做到約512個邏輯單元無片內RAM適合于簡單的組合邏輯不需要配置，上電即可使用FPGA基于查找表，功耗高速度快分解組合邏輯功能較弱一個查找表只能處理約4輸入的組合邏輯集