河北科技大學第二學期《EDA技術》考試試卷學校河北科技大學班級市場營銷姓名學號三五二一題號三五二一一名詞解釋EDA是電子設計自動化（ElectronicDesignAutomation）縮寫，在20世紀60年代中期算機輔助工程（CAE）概念發展而來。VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage是一種超大規模集成電路，是為滿足軍用高速信號解決、抗核輻射、故障容限和芯片自檢測規定而研制。件發展出來器件，相對而言規模大，構造復雜，屬于大規模集成電路范疇。是一種顧客依照各自需要而自行構造邏輯功能數字集成電路），異步復位：它是指無論時鐘沿與否到來，只要復位信號有效，就對系統進行復位VHDL系統設計基本點：（1）與其她硬件描述語言相比，VHDL具備如下特點：（2）功能強大、設計靈活。（3）強大系統硬件描述能力。（4）易于共享和復用。在計算機科學中，查找表是用簡樸查詢操作替代運營時計算數組或者associativearray這樣數據構造。由于從內存中提取數值經常要比復雜計算速度快諸多，因此這樣得到速度提高一種典型例子就是三角表。每次計算所需正弦值在某些應用中也許會慢得無法忍受，為了避免這種狀況，應用程序可以在剛開始一段時間計算一定數量角度正弦值，譬如計算每個整數角度正弦值，在背面程序需要正弦值時候，使用查找表從內存中提取臨近角度正弦值而不是使用數學公式進行計算。記錄density函數。此外一種用來加快手工計算工具是滑動計算尺。某些折衷辦法是同步使用查找表和插值這樣需要少量計算量辦法，這種辦法對于兩個預測算值之間某些可以提供更高精度，這樣稍微地增長了計算量但是大幅度地提高了應用程序所需精度。依照預先計算數值，這種辦法在保持同樣精度前提下也減小了查找表尺寸/在圖像解決中，查找表經常稱為LUT，它們將索引號與輸出值建立聯系。顏色表作為一種普通LUT是用來擬定特定圖像所要顯示顏色和強度。此外需要注意一種問題是，盡管查找表經常效率很高，但是如果所替代計算相稱簡樸話就會得不償失，這不但僅由于從內存中提取成果需要更多時間，并且由于它增大了所需內存并且破壞了高速緩存。如果查找表太大，那么幾乎每次訪問查找表都回倒置cachemiss，這在解決器速度超過內存速度時候愈發成為一種問題。在編譯器優化rematerialization過程中也會浮現類似問題。在某些環境如Java編程語言中，由于強制性邊界檢查帶來每次查找附加比較和分支過程，因此查找表也許開銷更大。何時構建查找表有兩個基本約束條件，一種是可用內存數量；不能構建一種超過能用內存空間表格，盡管可以構建一種以查找速度為代價基于磁盤查找表。此外一種約束條件是初始計算查找表時間——盡管這項工作不需要經常做，但是如果耗費時間不可接受，那么也不適合使用查找表。（1）.邏輯設計。一方面要使用數字電路基本設計辦法設計數字系統，組合邏輯用組合邏輯設計辦法，時序邏輯用時序邏輯設計辦法。設計完畢后，使用硬件描述語言（Verilog或VHDL）輸入QuartusII進行綜合。（2）.仿真驗證階段。編譯無誤后，使用調試工具（QuartusII自帶向量波形文獻或ModelSim）對綜合生成成果進行仿真。一方面進行功能仿真（FunctionalSimulation）以驗證邏輯與否對的。功能仿真無誤后，進行時序仿真（TimingSimulation）驗證電路功（3）.下載調試階段。時序仿真成果無誤后，將生成電路下載進入相應FPGA或CPLD芯片中，進行管腳分派，所有工作完畢后進行調試，若調試有誤，則查找因素返回環節1或環節2修改設計；若調試無誤則數字系統設計完畢。4簡述FPGA與CPLD在硬件構造上區別盡管FPGA和CPLD都是可編程ASIC器件,有諸多共同特點,但由于CPLD和FPGA構造上差別,具備各自特點:①CPLD更適合完畢各種算法和組合邏輯,FPGA更適合于完畢時序邏輯。換句話說,FPGA更適合于觸發器豐富構造,而CPLD更適合于觸發器有限而乘積項豐富構造。②CPLD持續式布線構造決定了它時序延遲是均勻和可預測,而FPGA分段式布線構造決定③在編程上FPGA比CPLD具備更大靈活性。CPLD通過修改具備固定內連電路邏輯功能來編程,FPGA重要通過變化內部連線布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯④FPGA集成度比CPLD高,具備更復雜布線構造和邏輯實現。部存儲器芯片,使用簡樸。而FPGA編程信息需存儲在外部存儲器上,用法復雜。之間采用分布式互聯,而CPLD是邏輯塊級編程,并且其邏輯塊之間互聯是集總式。⑦在編程方式上,CPLD重要是基于E2PROM或FLASH存儲器編程,編程次數可達1萬次,長處是系統斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統編程兩類。FPGA大某些是基于SRAM編程,編程信息在系統斷電時丟失,每次上電時,需從器件外部將編程數據重新寫入SRAM中。其優點是可以編程任意次,可在工作中迅速編程,從而實現板⑨普通狀況下,CPLD功耗要比FPGA大,且集成度越高越明顯。5如何消除數字電路中“毛刺”在用PLD設計中可以采用消除毛刺辦法.在同一塊電路板上，由于信號線走線過長而產生高頻毛刺咱們可以通過在接近輸入端串聯一種100歐左右電阻來濾除。但是對于板外信號，或者板內其她干擾導致較大抖動時只得采用積分電路來濾波，即串一種電阻還要并一種電容接地。同樣在VHDL中咱們可以采用類似辦法，對于不大于觸發器建立時間毛刺可以用時鐘打一下實現濾波。但對于開關或按鍵抖動等較大干擾，咱們可以采用延時比較法或積分法，或者比較法：這個辦法較好理解，就是若干個時鐘周期讀取數據相似時咱們以為收到了一種穩定數據，否則以為是過渡態。即采用若干位移位寄存器，當寄存器是全'1'或全'0'時才開始讀數。這種辦法缺陷是，當干擾脈沖較寬時咱們必要等比地擴大移位寄存器比特，消耗較大資積分法：用一種增減計數器，當輸入信號為'1'時計數器遞增計數直到計數器全'1'停止計數、否則計數器遞減計數直到全'0'停止計數。那么計數器MSB即為輸入信號去抖信號。你也可以用時鐘再加上一種速度較慢使能來對輸入信號計數。顯然計數器位數規定與要去抖抖動脈固然也可以兩者結合，前端用幾種比特移位寄存器實現比較，比較成果作為計數使能來控制接下來增減計數器計數。2編程實現60進制計算器，規定帶復位清零，用CLR表達，高電平有效，