§1.4軟件使用—ISE9.1新建工程工程新建設計文件設計編譯改錯設計仿真測試設計文件下載——適配、編程、下載1設計一個模16計數器要求：1、系統輸入時鐘48MHZ2、系統輸出1HZ信號，用LED指示燈顯示；3、系統輸出模16數據，用4個LED指示燈顯示；4、系統下載配表管腳：CLK：T8模16四個LED1-4：C10、A10、B10、A91HZ信號LED:B821、啟動軟件啟動program/xilinxise9.1/projectNavigator到以下圖界面32、建立工程工程【file】--【newproject】如以下圖所示，鍵入工程的名稱和保存工程各文件的地址〔注意工程文件名不要用中文，開頭不要用數字〕43、設置參數建好后擊“下一步〞，新工程對話框如以下圖所示，按以下圖配置參數54、參數設置完善建然后一直NEXT到以下圖點完成65、新文件的輸入【project】--【newsource】如以下圖所示75、新文件的輸入輸入文件名〔不要同工程名相同，選VHDLModule86、新文件輸入完善一直單擊“下一步〞直到完成到以下圖,在右窗中輸入源程序9libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycnt16isport(clk:instd_logic;dout:outstd_logic_vector(3downto0);dclk1:outstd_logic);endcnt16;architectureBehavioralofcnt16is signalclk1:std_logic:='1'; signalq:integerrange0to24000000:=0; signalw:std_logic_vector(3downto0):="0000";Begindclk1<=clk1;dout<=notw;設計輸入例程10t1:process(clk)begin ifclk'eventandclk='1'then ifq=23999999then q<=0;clk1<=notclk1; elseq<=q+1; endif;endif;endprocess;t2:process(clk1)beginifclk1'eventandclk1='1'thenifw=9thenw<=〞0000“; elsew<=w+1;endif;endif;endprocess; endBehavioral;設計輸入例程117、程序語法檢查點中源文件，雙擊處理窗中的CheckSyntax12查看報告窗，并對錯誤進行修改，再運行CheckSyntax，直到報告窗為Successfully138、功能仿真【project】--【newsource】，鍵入仿真文件名，直到完成14仿真建立的完善Sourefor中選Bh..Simulation，在仿真文件右窗中輸入鼓勵信號的波形參數值。15Clk賦值：16仿真運行點中仿真文件，雙擊處理窗中的SimulateBehavioralModel.17觀看顯示波形18管腳適配Sourcesfor設置為Synthesis..，選中要適配的文件。雙擊處理窗的AssignPackagePins，該操作會提示生成一個.ucf文件，選是19按以下圖在LOC位置把管腳分配好，并保存20文件編程退回源窗和處理窗，選中下載文件，運行處理窗GenerateProgrammingFile，生成.Bit下載文件，關閉產生的對話框XilinxWebtalkDialog。21文件下載實現連接開發板，翻開電源，點中下載源文件,雙擊處理窗中的ConfigureDevice。選JTAG模式。22下面窗口選JTAG，點Finish23配置窗口中選BIT下載文件，點Open,關掉第三