數(shù)字電路邏輯設(shè)計(jì)第三章集成邏輯門(mén)第1頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月在數(shù)字集成電路的發(fā)展過(guò)程中,同時(shí)存在著兩種器件的發(fā)展。一種是由三極管組成的雙極型集成電路,例如晶體管—晶體管邏輯電路(簡(jiǎn)稱(chēng)TTL電路)。另一種是由MOS管組成的單極型集成電路,例如N—MOS邏輯電路和互補(bǔ)MOS(簡(jiǎn)稱(chēng)CMOS)邏輯電路。第3章集成邏輯門(mén)第2頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月第3章集成邏輯門(mén)

TTL系列邏輯電路出現(xiàn)在19世紀(jì)60年代,它在此之前占據(jù)了數(shù)字集成電路的主導(dǎo)地位.隨著計(jì)算技術(shù)和半導(dǎo)體技術(shù)的發(fā)展,19世紀(jì)80年代中期出現(xiàn)了CMOS電路。雖然它出現(xiàn)晚一些,但因?yàn)樗行У乜朔薚TL和ECL集成電路中存在的單元電路結(jié)構(gòu)復(fù)雜,器件之間需要外加電隔離,以及功耗大,影響電路集成密度提高的嚴(yán)重缺點(diǎn),因而在向大規(guī)模和超大規(guī)模集成電路的發(fā)展中,CMOS集成電路已占有統(tǒng)治地位,而且這一優(yōu)勢(shì)將繼續(xù)延伸。第3頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月內(nèi)容概述集成邏輯門(mén)雙極型集成邏輯門(mén)MOS集成邏輯門(mén)按器件類(lèi)型分PMOSNMOSCMOS按集成度分SSI（100以下個(gè)等效門(mén)）MSI（〈103個(gè)等效門(mén)）LSI（〈104個(gè)等效門(mén)）VLSI（>104個(gè)以上等效門(mén)）本章內(nèi)容基本邏輯門(mén)的基本結(jié)構(gòu)、工作原理以及外部特性TTL、ECLI2L、HTL第4頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月第3章集成邏輯門(mén)

§3.1晶體管的開(kāi)關(guān)特性§3.2基本邏輯門(mén)電路§3.3TTL集成邏輯門(mén)§3.4MOS邏輯門(mén)電路§3.5

集成邏輯門(mén)電路的應(yīng)用第5頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月§3.1晶體管的開(kāi)關(guān)特性晶體二極管開(kāi)關(guān)特性:晶體二極管是由PN結(jié)構(gòu)成，具有單向?qū)щ姷奶匦浴Ｔ诮频拈_(kāi)關(guān)電路分析中，晶體二極管可以作為一個(gè)理想開(kāi)關(guān)來(lái)分析；在嚴(yán)格的電路分析中或者在高速開(kāi)關(guān)電路中，晶體二極管則不能當(dāng)作一個(gè)理想開(kāi)關(guān)。注意第6頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月數(shù)字電路中的二極管與三極管一、二極管伏安特性

§3.1晶體管的開(kāi)關(guān)特性(a)二極管電路表示(b)二極管伏安特性第7頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月(1)加正向電壓VF時(shí)，二極管導(dǎo)通，管壓降VD可忽略。二極管相當(dāng)于一個(gè)閉合的開(kāi)關(guān)。二、二極管的開(kāi)關(guān)特性1．二極管的靜態(tài)特性§3.1晶體管的開(kāi)關(guān)特性第8頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

可見(jiàn)，二極管在電路中表現(xiàn)為一個(gè)受外加電壓vi控制的開(kāi)關(guān)。當(dāng)外加電壓vi為一脈沖信號(hào)時(shí)，二極管將隨著脈沖電壓的變化在“開(kāi)”態(tài)與“關(guān)”態(tài)之間轉(zhuǎn)換。這個(gè)轉(zhuǎn)換過(guò)程就是二極管開(kāi)關(guān)的動(dòng)態(tài)特性。(2)加反向電壓VR時(shí)，二極管截止，反向電流IS可忽略。二極管相當(dāng)于一個(gè)斷開(kāi)的開(kāi)關(guān)。

第9頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

2．二極管開(kāi)關(guān)的動(dòng)態(tài)特性

給二極管電路加入一個(gè)方波信號(hào)，電流的波形怎樣呢？ts為存儲(chǔ)時(shí)間，tt稱(chēng)為渡越時(shí)間，tre＝ts十tt稱(chēng)為反向恢復(fù)時(shí)間。第10頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

反向恢復(fù)時(shí)間：tre＝ts十tt產(chǎn)生反向恢復(fù)過(guò)程的原因：反向恢復(fù)時(shí)間tre就是存儲(chǔ)電荷消散所需要的時(shí)間。

同理，二極管從截止轉(zhuǎn)為正向?qū)ㄒ残枰獣r(shí)間，這段時(shí)間稱(chēng)為開(kāi)通時(shí)間。開(kāi)通時(shí)間比反向恢復(fù)時(shí)間要小得多，一般可以忽略不計(jì)。第11頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、晶體三極管的開(kāi)關(guān)特性基本單管共射電路單管共射電路傳輸特性1.三極管穩(wěn)態(tài)開(kāi)關(guān)特性第12頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、三極管的開(kāi)關(guān)特性三極管的三種工作狀態(tài)

（1）截止?fàn)顟B(tài)：當(dāng)VI小于三極管發(fā)射結(jié)死區(qū)電壓時(shí)，IB＝ICBO≈0，IC＝ICEO≈0，VCE≈VCC，三極管工作在截止區(qū)，對(duì)應(yīng)圖1.4.5（b）中的A點(diǎn)。

三極管工作在截止?fàn)顟B(tài)的條件為：發(fā)射結(jié)反偏或小于死區(qū)電壓第13頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月此時(shí)，若調(diào)節(jié)Rb↓，則IB↑，IC↑，VCE↓，工作點(diǎn)沿著負(fù)載線由A點(diǎn)→B點(diǎn)→C點(diǎn)→D點(diǎn)向上移動(dòng)。在此期間，三極管工作在放大區(qū)，其特點(diǎn)為IC＝βIB。三極管工作在放大狀態(tài)的條件為：發(fā)射結(jié)正偏，集電結(jié)反偏

（2）放大狀態(tài)：當(dāng)VI為正值且大于死區(qū)電壓時(shí)，三極管導(dǎo)通。有

第14頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

若再減小Rb，IB會(huì)繼續(xù)增加，但I(xiàn)C已接近于最大值VCC/RC，不會(huì)再增加，三極管進(jìn)入飽和狀態(tài)。飽和時(shí)的VCE電壓稱(chēng)為飽和壓降VCES，其典型值為：VCES≈0.3V。

三極管工作在飽和狀態(tài)的電流條件為：IB＞IBS電壓條件為：集電結(jié)和發(fā)射結(jié)均正偏

（3）飽和狀態(tài)：保持VI不變，繼續(xù)減小Rb，當(dāng)VCE＝0.7V時(shí)，集電結(jié)變?yōu)榱闫Q(chēng)為臨界飽和狀態(tài)，對(duì)應(yīng)圖（b）中的E點(diǎn)。此時(shí)的集電極電流稱(chēng)為集電極飽和電流，用ICS表示，基極電流稱(chēng)為基極臨界飽和電流，用IBS表示，有:第15頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月第16頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月解：根據(jù)飽和條件IB＞IBS解題。例1.4.1電路及參數(shù)如圖1.4.6所示，設(shè)輸入電壓VI=3V，三極管的VBE=0.7V。（1）若β＝60，試判斷三極管是否飽和，并求出IC和VO的值。（2）將RC改為6.8kW，重復(fù)以上計(jì)算。∵IB＞IBS∴三極管飽和。

IB不變，仍為0.023mA

∵IB＜IBS∴三極管處在放大狀態(tài)。第17頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（3）將RC改為6.8kW，再將Rb改為60kW，重復(fù)以上計(jì)算。由上例可見(jiàn)，Rb、RC、β等參數(shù)都能決定三極管是否飽和。則該電路的飽和條件可寫(xiě)為：即在VI一定（要保證發(fā)射結(jié)正偏）和VCC一定的條件下，Rb越小，β越大，RC越大，三極管越容易飽和。在數(shù)字電路中總是合理地選擇這幾個(gè)參數(shù)，使三極管在導(dǎo)通時(shí)為飽和導(dǎo)通。

IBS≈0.029mA∵IB＞IBS∴三極管飽和。

＞

第18頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

2．三極管的動(dòng)態(tài)特性（1）延遲時(shí)間td——從輸入信號(hào)vi正跳變的瞬間開(kāi)始，到集電極電流iC上升到0.1ICS所需的時(shí)間

（2）上升時(shí)間tr——集電極電流從0.1ICS上升到0.9ICS所需的時(shí)間。

開(kāi)通時(shí)間:（3）存儲(chǔ)時(shí)間ts——從輸入信號(hào)vi下跳變的瞬間開(kāi)始，到集電極電流iC下降到0.9ICS所需的時(shí)間。（4）下降時(shí)間tf——集電極電流從0.9ICS下降到0.1ICS所需的時(shí)間。關(guān)斷時(shí)間:

§3.1晶體管的開(kāi)關(guān)特性第19頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月一、二極管與門(mén)和或門(mén)電路1．與門(mén)電路

§3.2基本邏輯門(mén)電路第20頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

2．或門(mén)電路第21頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月二、三極管非門(mén)電路第22頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月二極管與門(mén)和或門(mén)電路的缺點(diǎn)：（1）在多個(gè)門(mén)串接使用時(shí)，會(huì)出現(xiàn)低電平偏離標(biāo)準(zhǔn)數(shù)值的情況。（2）負(fù)載能力差第23頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月解決辦法：將二極管與門(mén)（或門(mén)）電路和三極管非門(mén)電路組合起來(lái)。第24頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、DTL與非門(mén)電路工作原理：

（1）當(dāng)A、B、C全接為高電平5V時(shí)，二極管D1～D3都截止，而D4、D5和T導(dǎo)通，且T為飽和導(dǎo)通，VL=0.3V，即輸出低電平。（2）A、B、C中只要有一個(gè)為低電平0.3V時(shí)，則VP≈1V，從而使D4、D5和T都截止，VL=VCC=5V，即輸出高電平。所以該電路滿足與非邏輯關(guān)系，即：§3.2基本邏輯門(mén)電路第25頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月§

3.3TTL邏輯門(mén)電路一、TTL與非門(mén)的基本結(jié)構(gòu)及工作原理1．TTL與非門(mén)的基本結(jié)構(gòu)第26頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月輸入級(jí)由多發(fā)射極晶體管T1和基極電組R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算中間級(jí)由T2、R2和R3組成，T2的集電極和發(fā)射極可以分別提供兩個(gè)相位相反的信號(hào).輸出級(jí)：由T3、T4、D組成推拉式輸出結(jié)構(gòu)。具有較強(qiáng)的負(fù)載能力第27頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2．TTL與非門(mén)的邏輯關(guān)系（1）輸入全為高電平3.6V時(shí)。

T2、T3導(dǎo)通，VB1=0.7×3=2.1（V），由于T3飽和導(dǎo)通，輸出電壓為：VO=VCES3≈0.3V這時(shí)T2也飽和導(dǎo)通，故有VC2=VE2+VCE2=1V。使T4和二極管D都截止。實(shí)現(xiàn)了與非門(mén)的邏輯功能之一：輸入全為高電平時(shí)，輸出為低電平。2.1V0.3V第28頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月該發(fā)射結(jié)導(dǎo)通，VB1=1V。所以T2、T3都截止。由于T2截止，流過(guò)RC2的電流較小，可以忽略，所以VB4≈VCC=5V，使T4和D導(dǎo)通，則有：VO≈VCC-VBE4-VD=5-0.7-0.7=3.6（V）實(shí)現(xiàn)了與非門(mén)的邏輯功能的另一方面：輸入有低電平時(shí)，輸出為高電平。綜合上述兩種情況，該電路滿足與非的邏輯功能，即：（2）輸入有低電平0.3V時(shí)。1V5V3.6V第29頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月二、TTL與非門(mén)的開(kāi)關(guān)速度1．TTL與非門(mén)提高工作速度的原理（1）采用多發(fā)射極三極管加快了存儲(chǔ)電荷的消散過(guò)程。第30頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

（2）采用了推拉式輸出級(jí)，輸出阻抗比較小，可迅速給負(fù)載電容充放電。第31頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2．TTL與非門(mén)傳輸延遲時(shí)間tpd導(dǎo)通延遲時(shí)間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。截止延遲時(shí)間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。與非門(mén)的傳輸延遲時(shí)間tpd是tPHL和tPLH的平均值。即

一般TTL與非門(mén)傳輸延遲時(shí)間tpd的值為幾納秒～十幾個(gè)納秒。第32頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、TTL與非門(mén)的電壓傳輸特性及抗干擾能力1．電壓傳輸特性曲線：Vo=f（Vi）第33頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月1、電壓傳輸特性TTL“與非”門(mén)輸入電壓VI與輸出電壓VO之間的關(guān)系曲線，即VO=f（VI）。截止區(qū)當(dāng)VI≤0.6V，Vb1≤1.3V時(shí)，T2、T3截止，輸出高電平VOH=3.6V線性區(qū)當(dāng)0.6V≤VI≤1.3V，0.7V≤Vb2＜1.4V時(shí)，T2導(dǎo)通，T3仍截止，VC2隨Vb2升高而下降，使VO下降轉(zhuǎn)折區(qū)飽和區(qū)三、TTL與非門(mén)的電壓傳輸特性及抗干擾能力第34頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。（3）關(guān)門(mén)電平電壓VOFF——是指輸出電壓下降到VOH（min）時(shí)對(duì)應(yīng)的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊(cè)中常稱(chēng)為輸入低電平電壓，用VIL（max）表示。產(chǎn)品規(guī)定VIL（max）=0.8V。（4）開(kāi)門(mén)電平電壓VON——是指輸出電壓下降到VOL（max）時(shí)對(duì)應(yīng)的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊(cè)中常稱(chēng)為輸入高電平電壓，用VIH（min）表示。產(chǎn)品規(guī)定VIH（min）=2V。（5）閾值電壓Vth——電壓傳輸特性的過(guò)渡區(qū)所對(duì)應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。近似地：Vth≈VOFF≈VON即Vi＜Vth，與非門(mén)關(guān)門(mén)，輸出高電平；Vi＞Vth，與非門(mén)開(kāi)門(mén)，輸出低電平。Vth又常被形象化地稱(chēng)為門(mén)檻電壓。Vth的值為1.3V～1.４V。2．幾個(gè)重要參數(shù)第35頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月VoffVOHVonVOL第36頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月低電平噪聲容限

VNL＝VOFF-VIL＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VIH-VON＝2.4V-2.0V＝0.4VTTL門(mén)電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即它的輸入信號(hào)允許一定的容差，稱(chēng)為噪聲容限。3．抗干擾能力第37頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月四、TTL與非門(mén)的帶負(fù)載能力1．輸入低電平電流IIL與輸入高電平電流IIH

（1）輸入低電平電流IIL——是指當(dāng)門(mén)電路的輸入端接低電平時(shí)，從門(mén)電路輸入端流出的電流。可以算出：產(chǎn)品規(guī)定IIL＜1.6mA。第38頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（2）輸入高電平電流IIH——是指當(dāng)門(mén)電路的輸入端接高電平時(shí)，流入輸入端的電流。有兩種情況。

①寄生三極管效應(yīng)：如圖（a）所示。這時(shí)IIH=βPIB1，βP為寄生三極管的電流放大系數(shù)。由于βp和βi的值都遠(yuǎn)小于1，所以IIH的數(shù)值比較小，產(chǎn)品規(guī)定：IIH＜40uA。②倒置的放大狀態(tài)：如圖（b）所示。這時(shí)IIH=βiIB1，βi為倒置放大的電流放大系數(shù)。第39頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

（1）灌電流負(fù)載2．帶負(fù)載能力當(dāng)驅(qū)動(dòng)門(mén)輸出低電平時(shí)，電流從負(fù)載門(mén)灌入驅(qū)動(dòng)門(mén)。當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加，灌電流增大，會(huì)使T3脫離飽和，輸出低電平升高。因此，把允許灌入輸出端的電流定義為輸出低電平電流IOL，產(chǎn)品規(guī)定IOL=16mA。由此可得出:NOL稱(chēng)為輸出低電平時(shí)的扇出系數(shù)。第40頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月

（2）拉電流負(fù)載。

NOH稱(chēng)為輸出高電平時(shí)的扇出系數(shù)。產(chǎn)品規(guī)定IOH=0.4mA。由此可得出：當(dāng)驅(qū)動(dòng)門(mén)輸出高電平時(shí)，電流從驅(qū)動(dòng)門(mén)拉出,流至負(fù)載門(mén)的輸入端。

拉電流增大時(shí)，RC4上的壓降增大，會(huì)使輸出高電平降低。因此，把允許拉出輸出端的電流定義為輸出高電平電流IOH。一般NOL≠NOH，常取兩者中的較小值作為門(mén)電路的扇出系數(shù)，用NO表示。第41頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月五、TTL與非門(mén)舉例——74007400是一種典型的TTL與非門(mén)器件，內(nèi)部含有4個(gè)2輸入端與非門(mén)，共有14個(gè)引腳。引腳排列圖如圖所示。第42頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月六、TTL門(mén)電路的其他類(lèi)型1．非門(mén)第43頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2．或非門(mén)

第44頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月3．與或非門(mén)第45頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月在工程實(shí)踐中，有時(shí)需要將幾個(gè)門(mén)的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱(chēng)為線與。普通的TTL門(mén)電路不能進(jìn)行線與。為此，專(zhuān)門(mén)生產(chǎn)了一種可以進(jìn)行線與的門(mén)電路——集電極開(kāi)路門(mén)。4．集電極開(kāi)路門(mén)（OC門(mén)）第46頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月TTL與非門(mén)電路4、集電極開(kāi)路的TTL“與非”門(mén)（OC門(mén)）（一）OC門(mén)的結(jié)構(gòu)RLVC集電極開(kāi)路與非門(mén)（OC門(mén)）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出F為低電平；輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出F高電平接近電源電壓VC。OC門(mén)完成“與非”邏輯功能邏輯符號(hào)：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF第47頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（二）OC門(mén)實(shí)現(xiàn)“線與”邏輯FRLVC相當(dāng)于“與門(mén)”邏輯等效符號(hào)●負(fù)載電阻RL的選擇（自看）4、集電極開(kāi)路的TTL“與非”門(mén)（OC門(mén)）第48頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（三）OC門(mén)應(yīng)用--電平轉(zhuǎn)換器OC門(mén)需外接電阻，所以電源VC可以選5V—30V，因此OC門(mén)作為T(mén)TL電路可以和其它不同類(lèi)型不同電平的邏輯電路進(jìn)行連接。TTL電路驅(qū)動(dòng)CMOS電路圖CMOS電源電壓VDD=5V時(shí)，一般的TTL門(mén)可以直接驅(qū)動(dòng)CMOS門(mén)4、集電極開(kāi)路的TTL“與非”門(mén)（OC門(mén)）CMOS電路的VDD=5V—18V，特別是VDD>VCC時(shí)，必須選用集電極開(kāi)路（OC門(mén)）TTL電路第49頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月應(yīng)用實(shí)例分別用TTL“與非”門(mén)和OC門(mén)，實(shí)現(xiàn)函數(shù)畫(huà)出邏輯電路圖。解：請(qǐng)同學(xué)畫(huà)出實(shí)現(xiàn)電路！第三章集成邏輯門(mén)第50頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月5、三態(tài)邏輯門(mén)（TSL）（一）

三態(tài)門(mén)工作原理非門(mén)，是三態(tài)門(mén)的狀態(tài)控制部分E使能端六管TTL與非門(mén)增加部分當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB；101V1V輸出F端處于高阻狀態(tài)記為Z。T6、T7、T9、T10均截止Z當(dāng)E=1時(shí)，第三章集成邏輯門(mén)除具有TTL“與非”門(mén)輸出高、低電平狀態(tài)外，還有第三種輸出狀態(tài)—高阻狀態(tài)，又稱(chēng)禁止態(tài)或失效態(tài)第51頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月使能端的兩種控制方式低電平使能高電平使能三態(tài)門(mén)的邏輯符號(hào)ABFEFABE第52頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（二）三態(tài)門(mén)的應(yīng)用1.三態(tài)門(mén)廣泛用于數(shù)據(jù)總線結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門(mén)處于數(shù)據(jù)傳輸，其它門(mén)處于禁止?fàn)顟B(tài)。總線第53頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（二）三態(tài)門(mén)的應(yīng)用2.數(shù)據(jù)的雙向傳輸當(dāng)E=0時(shí)，門(mén)1工作，門(mén)2禁止，數(shù)據(jù)從A送到B；E=1時(shí)，門(mén)1禁止，門(mén)2工作，數(shù)據(jù)從B送到A。第54頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月5.74LS系列——為低功耗肖特基系列。6．74AS系列——為先進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為先進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。七、TTL集成邏輯門(mén)電路系列簡(jiǎn)介1．74系列——為T(mén)TL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱(chēng)LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進(jìn)一步提高了速度。如圖示。§

3.3TTL邏輯門(mén)電路第55頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月NMOS反相器NMOS門(mén)電路CMOS門(mén)電路§

3.4MOS邏輯門(mén)電路第56頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月一、NMOS反相器MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型MOS管，它具有以下特點(diǎn)：當(dāng)|UGS|>|UT|時(shí)，管子導(dǎo)通，導(dǎo)通電阻很小，相當(dāng)于開(kāi)關(guān)閉合當(dāng)|UGS|<|UT|時(shí)，管子截止，相當(dāng)于開(kāi)關(guān)斷開(kāi)設(shè)電源電壓VDD=10V，開(kāi)啟電壓VT1=VT2=2V1.A輸入高電平VIH=8V時(shí)，2.A輸入低電平VIL=0.3V時(shí)，電路執(zhí)行邏輯非功能工作管負(fù)載管T1、T2均導(dǎo)通，輸出為低電平VOL

≈0.3V;T1截止T2導(dǎo)通，電路輸出高電平VOH=VDD

-VT2=8V。§

3.4MOS邏輯門(mén)電路第57頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月二、NMOS與非門(mén)電路工作原理：T1和T2都導(dǎo)通，輸出低電平;2.當(dāng)輸出端有一個(gè)為低電平時(shí)，與低電平相連的驅(qū)動(dòng)管就截止，輸出高電平。電路“與非”邏輯功能：注：增加扇入，只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù)，但扇入不宜過(guò)多，一般不超過(guò)3。11通通01.當(dāng)兩個(gè)輸入端A和B均為高電平時(shí)01止通1§

3.4MOS邏輯門(mén)電路負(fù)載管工作管串聯(lián)第58頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、CMOS電路(一）CMOS反相器PMOSNMOS襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位柵極相連做輸入端漏極相連做輸出端電源電壓VDD＞VT1+|VT2|，VDD適用范圍較大可在3～18V，VT1--NMOS的開(kāi)啟電壓VT2--PMOS的開(kāi)啟電壓工作原理：1、輸入為低電平VIL=0V時(shí)VGS1＜VT1T1管截止|VGS2|＞VT2電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDDT2導(dǎo)通2、輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能§

3.4MOS邏輯門(mén)電路第59頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、CMOS門(mén)電路(二）CMOS傳輸門(mén)柵極控制電壓為互補(bǔ)信號(hào)，如C=0，C=VDD工作原理：當(dāng)C=0V，C=VDD時(shí)TN和TP均截止，VI由0～VDD變化時(shí)，傳輸門(mén)呈現(xiàn)高阻狀態(tài)，相當(dāng)于開(kāi)關(guān)斷開(kāi)，CL上的電平保持不變，這種狀態(tài)稱(chēng)為傳輸門(mén)保存信息當(dāng)C=VDD，C=0V時(shí)，VI在VT～VDD范圍變化時(shí)TP導(dǎo)通即VI在0～VDD范圍變化時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，這種狀態(tài)稱(chēng)為傳輸門(mén)傳輸信息VI由0～（VDD-VT）范圍變化時(shí)TN導(dǎo)通§

3.4MOS邏輯門(mén)電路第60頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、CMOS門(mén)電路(二）CMOS傳輸門(mén)工作原理：1.當(dāng)C為低電平時(shí)，TN、TP截止傳輸門(mén)相當(dāng)于開(kāi)關(guān)斷開(kāi)，傳輸門(mén)保存信息，2.當(dāng)C為高電平時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，傳輸門(mén)傳輸信息。由此可見(jiàn)傳輸門(mén)相當(dāng)于一個(gè)理想的開(kāi)關(guān)，且是一個(gè)雙向開(kāi)關(guān)。邏輯符號(hào)輸入輸出門(mén)控制信號(hào)§

3.4MOS邏輯門(mén)電路第61頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月三、CMOS門(mén)電路(三）CMOS模擬開(kāi)關(guān)電路圖控制模擬信號(hào)傳輸?shù)囊环N電子開(kāi)關(guān)，通與斷是由數(shù)字信號(hào)控制的反相器的輸入和輸出提供傳輸門(mén)兩個(gè)反相控制信號(hào)（C和C）傳輸門(mén)1.電路結(jié)構(gòu)2.邏輯符號(hào)邏輯符號(hào)§

3.4MOS邏輯門(mén)電路第62頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月（四）CMOS門(mén)電路1.與非門(mén)二輸入“與非”門(mén)電路結(jié)構(gòu)如圖當(dāng)A和B為高電平時(shí):1兩個(gè)串聯(lián)的NMOST1、T2通通止止0101通止通1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平電路實(shí)現(xiàn)“與非”邏輯功能兩個(gè)并聯(lián)的PMOS管T3、T4每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連§

3.4MOS邏輯門(mén)電路三、CMOS門(mén)電路第63頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2.“異或”門(mén)由三個(gè)CMOS反相器和一個(gè)CMOS傳輸門(mén)組成傳輸門(mén)的控制信號(hào)A、A當(dāng)A=B=0時(shí)00110TG斷開(kāi)，則C=B=1，F(xiàn)=C=0。TG斷開(kāi)當(dāng)A=B=1時(shí)，11TG接通110TG接通，C=B=1，反相器2的兩只MOS管都截止，輸出F=0。輸入端A和B相同得：輸入端A和B相同，輸出F=0（四）CMOS門(mén)電路§

3.4MOS邏輯門(mén)電路第64頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2.“異或”門(mén)輸入端A和B不同當(dāng)A=1，B=0時(shí)10TG導(dǎo)通001輸出F=1當(dāng)A=0，B=1時(shí)01TG斷開(kāi)101輸出F=1得：輸入端A和B不同，輸出F=1（四）CMOS門(mén)電路§

3.4MOS邏輯門(mén)電路第65頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月2.“異或”門(mén)輸入端A和B不同輸出F=1輸入端A和B相同輸出F=0由此可知：該電路實(shí)現(xiàn)的是“異或”的邏輯功能。（四）CMOS門(mén)電路§

3.4MOS邏輯門(mén)電路第66頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月四、CMOS電路的特點(diǎn)1.功耗小：CMOS門(mén)工作時(shí)，總是一管導(dǎo)通另一管截止，因而幾乎不由電源吸取電流其功耗極小;2.CMOS集成電路功耗低內(nèi)部發(fā)熱量小，集成度可大大提高;3.抗幅射能力強(qiáng)，MOS管是多數(shù)載流子工作，射線輻射對(duì)多數(shù)載流子濃度影響不大;4.電壓范圍寬：CMOS門(mén)電路輸出高電平VOH≈VDD，低電平VOL≈0V;5.輸出驅(qū)動(dòng)電流比較大：扇出能力較大，一般可以大于50;6.在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好.§

3.4MOS邏輯門(mén)電路第67頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月1．CMOS邏輯門(mén)電路的系列（1）基本的CMOS——4000系列。（2）高速的CMOS——HC系列。（3）與TTL兼容的高速CMOS——HCT系列。2．CMOS邏輯門(mén)電路主要參數(shù)的特點(diǎn)（1）VOH（min）=0.9VDD；VOL（max）=0.01VDD。所以CMOS門(mén)電路的邏輯擺幅（即高低電平之差）較大。（2）閾值電壓Vth約為VDD/2。（3）CMOS非門(mén)的關(guān)門(mén)電平VOFF為0.45VDD，開(kāi)門(mén)電平VON為0.55VDD。因此，其高、低電平噪聲容限均達(dá)0.45VDD。（4）CMOS電路的功耗很小，一般小于1mW/門(mén)；（5）因CMOS電路有極高的輸入阻抗，故其扇出系數(shù)很大，可達(dá)50。五、CMOS邏輯門(mén)電路的系列及主要參數(shù)第68頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月TTL與CMOS接口CMOS與TTL接口§

3.5集成邏輯門(mén)電路的應(yīng)用TTL和CMOS電路帶負(fù)載時(shí)的接口問(wèn)題第69頁(yè)，課件共77頁(yè)，創(chuàng)作于2023年2月一、TTL與CMOS接口CMOS同TTL電源電壓相同都為5V，則兩種門(mén)可直接連接。提高TTL門(mén)電路的輸出高電平，阻值由幾百到幾千歐姆注：TTL門(mén)電路高電平典型值只有3.4V