FPGACPLD硬件設計開發第一頁，共44頁。原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器結構綜合器1、isp方式下載2、JTAG方式下載3、針對SRAM結構的配置4、OTP器件編程

功能仿真應用FPGA/CPLD的EDA開發流程:第二頁，共44頁。下載線及下載板電路用戶板電路設計通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTPFPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。以Altera公司的CPLD及FPG為主說明編程與配置方法第三頁，共44頁。一、ByteBlaster并行下載方式在實際應用中，Altera公司的器件一般采用ByteBlaster并行下載方，因為這種下載方式既方便，速度又快。Altera的ByteBlaster并行下載電纜的一端為25芯接口，可以與計算機上的25芯并口相連，另一端為l0芯接口，與含有目標器件的電路板相連。JTAG接口第四頁，共44頁。JTAG(Joint

Test

Action

Group:聯合測試行動小組)是一種國際標準測試協議IEEE

1149.1兼容。什么是JTAG？主要用于芯片內部測試仿真。現在多數的高級器件都支持JTAG協議，如DSP、FPGA器件等。標準的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數據輸入和數據輸出線。JTAG用來對芯片進行測試，允許多個器件通過JTAG接口串聯在一起，形成一個JTAG鏈，能實現對各個器件分別測試。現在，JTAG接口還常用于實現ISP（In-System

Programmable:在線編程），對CPLD、FLASH等器件進行編程。

第五頁，共44頁。早期的ByteblasterMV下載線最新的ByteblasterII下載線USBblaster下載線接口各引腳信號名稱兩種下載模式：(1)被動串行同步(PS)方式(2)JTAG方式第六頁，共44頁。ByteblasterII下載線第七頁，共44頁。ByteblasterII下載線第八頁，共44頁。ByteblasterMV下載線第九頁，共44頁。ByteblasterMV下載線第十頁，共44頁。

增強型配置器件—

串行配置器件

MAX9000A

MAX9000

MAX3000A

MAX7000S

MAX7000B

MAX7000A

MAXII

FLEX6000

FLEX8000

FLEX10KE

FLEX10KA

FLEX10K

APEX20KC

APEX20KE

APEX20K

APEXII

ACEX1K

Mercury

Cyclone

StratixMasterBlasterUSBBlasterByteBlasterII器件表2.ByteBlasterII,USBBlaster&MasterBlaster電纜兼容能力第十一頁，共44頁。二、CPLD的編程方案PC機JTAG編程端口CPLDPC機isp編程端口CPLD編程適配電路編程適配電路JTAG編程信號：TCK、TDO、TMS、TDICPLD內帶有EEPROM，掉電后信息也不會丟失，只需將軟件設計好的程序直接下載到芯片中就可以。第十二頁，共44頁。1.CPLD的JTAG方式編程CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對CPLD編程第十三頁，共44頁。多CPLD芯片編程連接方式CPLD的多芯片編程第十四頁，共44頁。2．CPLD的isp方式編程ispLSI器件的編程采用E2CMOS元件來存儲數據，編程時通過行地址和數據位對E2CMOS元件尋址。編程的尋址和移位操作由地址移位寄存器和數據移位寄存器完成。兩種寄存器都按FlFO（先入先出）的方式工作。由于器件是插在目標系統中或線路板上進行編程，因此在系統編程的關鍵是編程時如何使芯片與外部脫離。第十五頁，共44頁。CPLDisp--IN-SYSTEM-PROGRAMMERBALELATTICE的isp下載方式

ISP接口第十六頁，共44頁。編程時連線器件編程時需要五根信號線用來傳遞編程信息：1）ispEN：編程使能信號。當=1時，器件為正常工作狀態；當=0時，器件所有的I/0端被置成高阻狀態，因而切斷了芯片與外電路的聯系。2）SDO：為數據輸出線。3）SLCK：為串行時鐘線。4）SDI：向串行移位寄存器提供編程數據和其它命令。5）MODE：為編程狀態機的控制線，SDI與MODE一起為編程狀態機的控制線。第十七頁，共44頁。ISP狀態機共有三個狀態：閑置態（IDLE）、移位態（SHIFT）和執行態（EXECUTE），三種狀態轉移圖如下圖所示。

第十八頁，共44頁。ISP功能提高設計和應用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產和測試流程中的修改允許現場硬件升級迅速方便地提升功能未編程前先焊接安裝系統內編程--ISP在系統現場重編程修改第十九頁，共44頁。FPGA的3種常用的標準下載配置模式1、PassiveSerialMode3、JTAGMode2、ActiveSerialMode

三、FPGA的配置方案FPGA是基于SRAM工藝的，掉電后信息全部丟失需加配置芯片來存儲信息。第二十頁，共44頁。主動配置方式（AS）：由FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程；被動方式(PS):是由外部計算機或控制器控制配置過程。FPGA在正常工作時，它的配置數據存儲在SRAM中。由于SRAM的易失性，每次加電時，配置數據都必須重新下載。在實驗系統中，通常采用外部計算機或控制器進行調試，因此可以使用被動配置方式。但是當數字系統設計完畢需要正式投入使用時，在應用現場不可能在FPGA每次加電后，用一臺PC手動地進行配置。因此上電后，系統自動加載配置對于FPGA來說是必須的，這時FPGA將主動從外圍專用存儲芯片中獲得配置數據。第二十一頁，共44頁。

FPGA配置JTAG配置端口FPGAPS配置端口PC機配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件第二十二頁，共44頁。使用PC并行口配置FPGAPS模式配置時序

第二十三頁，共44頁。多FPGA芯片配置電路第二十四頁，共44頁。FLEX、ACEX、APEX等系列

FPGA器件配置連線圖

注意：1、不要忘了將多片配置控制信號nCE引腳接地！2、作為PS配置模式，不要忘了將配置模式控制信號腳MSEL1和

MSEL0都接地！FLEX、ACEX、APEX系列FPGA配置電路

FPGAPassiveSerialConfiguration被動串行配置模式10針標準配置/下載接口通過配置電路后與PC機的并行接口相接對FPGA配置方案1:PS端口直接配置第二十五頁，共44頁。FPGA使用EPC配置器件的配置時序

用專用配置器件配置FPGA第二十六頁，共44頁。FPGA的配置電路原理圖OTP配置器件：EPC1441、EPC1、EPC1213等

方案2:PS端口OTP專用器件配置缺點：1、芯片價格高。2、只能一次編程。3、可配置的FPGA規模小，不能用于SOPC系統配置。4、無法用于實時多任務重配置第二十七頁，共44頁。用專用配置器件配置FPGAEPC2配置FPGA的電路原理圖EPC2可以多次重復編程，且是isp方式編程外部上拉電阻1KX5第二十八頁，共44頁。DCLKnCSnINIT_CONFOEDATA

PC機FPGAEPC2配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置

編程利用FLASH結構的EPC2為FPGA作配置方案3:PS端口E平方專用器件配置缺點：1、芯片價格高。2、可多次編程次數少。3、無法用于實時多任務重配置第二十九頁，共44頁。方案4:AS端口FLASH專用器件配置

PC機Cyclone系列FPGAEPCSX配置芯片ByteBlasterII配置電路配置

編程AS配置端口ByteBlaster(MV)配置電路ByteBlasterII配置電路POF硬件購建配置文件Nios工作軟件Nios嵌入式系統缺點：1、只適合于Cyclone系列器件2、無法用于實時多任務重配置第三十頁，共44頁。FPGA普通單片機EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案5:PS端口單片機軟件方式配置單片機I/O端口單片機軟件配置方案缺點：1、配置過程中易受干擾，可靠性低，不能用于可靠性要求高的領域。2、配置速度慢，不能用于反應速度要求高的領域。3、可配置的FPGA規模小，無法用于大于10K30乃至SOPC領域的器件配置。4、電路面積比較大5、實驗模式不規范第三十一頁，共44頁。單片機產生配置時序、讀取EPROM中的配置數據EPROM中放置多個不同功能的配置文件對FPGA進行配置第三十二頁，共44頁。使用單片機配置FPGA圖2-54MCU用PPS模式配置FPGA電路第三十三頁，共44頁。單片機使用PPS模式配置時序第三十四頁，共44頁。用89C52進行配置第三十五頁，共44頁。各種規模的FPGAASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案6:PS端口ASIC/CPLD硬件高速配置方案I/O端口缺點：1、電路面積比較大第三十六頁，共44頁。PC機選擇JTAG下載模式GWAK30Z型適配板掉電配置選擇PS下載模式掉電保護配置復位40MHz配置時鐘源掉電保護配置器件配置文件ROM配置成功指示第三十七頁，共44頁。PC機FPGA應用電路系統CPU/CPLD大容量ROM/EPROM/FLASH芯片FPGA應用電路系統CPU/CPLDRAM方案1方案21、通用編程器2、通用仿真器3、虛擬儀表……FPGA的配置和重配置(