第3章

計算機的基本器件下一頁目錄3.1邏輯代數(shù)與邏輯電路

3.2組合邏輯電路3.3時序邏輯電路3.4總線緩沖器和總線控制器3.5時鐘發(fā)生器上一頁下一頁3.1邏輯代數(shù)與邏輯電路3.1.1邏輯代數(shù)3.1.2基本邏輯電路上一頁下一頁邏輯代數(shù)是對二值變量進行邏輯運算的代數(shù)，可以對所計算的量進行“或”、“與”、“非”等邏輯運算，它是形式邏輯的一個分支，是由英國數(shù)學家、邏輯學家喬治．布爾建立和發(fā)展起來的，所以常稱為“布爾代數(shù)”（Booleanalgebra）。

3.1.1邏輯代數(shù)上一頁下一頁⒈邏輯變量與邏輯函數(shù)

⑴邏輯變量邏輯代數(shù)的變量簡稱為邏輯變量，它是賦以邏輯屬性值真或假的變量。邏輯代數(shù)是一種二值代數(shù)，邏輯變量只有0、1兩種取值。只有三種最基本的運算，即邏輯加（“或”運算）、邏輯乘（“與”運算）及邏輯非（“非”運算），邏輯代數(shù)中的一切其它運算都由這三種運算構(gòu)成。

3.1.1邏輯代數(shù)上一頁下一頁邏輯加又叫“或”邏輯運算，運算符號是“+”或“∨”。其運算規(guī)則是，只要A、B、C中任一為“1”時，其“或”的結(jié)果F就為“1”，只有當A、B、C都為“0”，其結(jié)果F才為“0”。F＝A∨B∨C∨…＝A＋B＋C+…（字母A、B、C等表示邏輯變量）邏輯加

上一頁下一頁邏輯乘又叫“與”邏輯運算，運算符號是“·”或“∧”。其運算規(guī)則是，只有當A、B、C均為“1”時，其“與”的結(jié)果F才為“1”，否則為“0”。F＝A∧B∧C∧…＝A·B·C·……（字母A、B、C等表示邏輯變量）邏輯乘上一頁下一頁邏輯非也叫“非”運算，又叫邏輯求反，運算符號為“ˉ”?！胺恰边\算的運算規(guī)則是，當A為“1”時，即為“0”；當A為“0”時，為“1”F＝（字母A表示邏輯變量）邏輯非上一頁下一頁⒈邏輯變量與邏輯函數(shù)

⑵邏輯函數(shù)邏輯代數(shù)中的函數(shù)簡稱為邏輯函數(shù)，它是描述邏輯變量關(guān)系的函數(shù)。

邏輯函數(shù)也是一種變量，這種變量隨其它變量的變化而改變，邏輯函數(shù)可表示為F=f(A1,A2,…,Ai,…,An)在邏輯代數(shù)中，表示邏輯函數(shù)的方法有三種：邏輯表達式、真值表和卡諾圖。

3.1.1邏輯代數(shù)上一頁下一頁邏輯表達式是用公式表示的函數(shù)與變量之間關(guān)系的一種方法。例如，有兩個邏輯變量A和B，當它們的取值相異時，函數(shù)F的值為1，否則為0。對于這樣一種函數(shù)關(guān)系，它的邏輯表達式為：F=f(A,B)=邏輯表達式上一頁下一頁真值表則是用表格表示函數(shù)與變量關(guān)系的一種方法。

真值表上一頁下一頁⒉基本的邏輯關(guān)系式

⑴“或”邏輯功能定義為：邏輯表達式為：F=A+B（有時也寫成F=AVB）3.1.1邏輯代數(shù)上一頁下一頁⒉基本的邏輯關(guān)系式

⑴“與”邏輯功能定義為：邏輯表達式為：F=A·B（有時也寫成F=A∧B）3.1.1邏輯代數(shù)上一頁下一頁⒉基本的邏輯關(guān)系式

⑴“非”邏輯功能定義為：邏輯表達式為：3.1.1邏輯代數(shù)上一頁下一頁⒊邏輯代數(shù)的基本公式和常用公式

（參看教材P57～P58）3.1.1邏輯代數(shù)上一頁下一頁⒋邏輯表達式的化簡

一個邏輯函數(shù)可以有多種不同的表達式，實現(xiàn)這些表達式的邏輯線路也有許多種。為了使邏輯設(shè)計簡單，盡量少使用元件，把電路設(shè)計得更合理，一般都要把邏輯表達式進行化簡。

3.1.1邏輯代數(shù)上一頁下一頁⑴合并項法⑵吸收法⑶配項法⑷消去法（參考教材中的例子）

邏輯表達式化簡的方法上一頁下一頁

真值表是用來描述邏輯函數(shù)的值與它的邏輯變量之間關(guān)系的表格。邏輯表達式是用邏輯運算符把邏輯變量連接在一起表示某種邏輯關(guān)系的表達式。如上面邏輯表達式化簡的例子。邏輯圖是根據(jù)邏輯表達式用線段把邏輯符號連接起來，實現(xiàn)邏輯表達式功能的圖。

對于一個函數(shù)來說，用來表述它的邏輯表達式并不是惟一的，因而實現(xiàn)該函數(shù)的邏輯圖也不是惟一的，只有它們的真值表是惟一的。對于用不同邏輯表達式或不同邏輯圖表示的函數(shù)可以用真值表來證明它們所表示的邏輯關(guān)系是否相同。

⒌真值表、邏輯表達式和邏輯圖

上一頁下一頁⒈邏輯電路和邏輯器件的概念

邏輯電路：實現(xiàn)邏輯函數(shù)的電路邏輯器件：利用邏輯電路做成的計算機系統(tǒng)中常用的器件計算機中常用的邏輯器件分為組合邏輯器件和時序邏輯器件兩大類。3.1.2基本邏輯電路上一頁下一頁組合邏輯器件：如果該器件的輸出狀態(tài)僅和當時的輸入狀態(tài)有關(guān)，而與過去的輸入狀態(tài)無關(guān)，稱為組合邏輯器件，常用的組合邏輯器件有加法器、算術(shù)邏輯運算單元、譯碼器、數(shù)據(jù)選擇器等；時序邏輯器件：如果邏輯器件的輸出狀態(tài)不但和當時的輸入狀態(tài)有關(guān)，而且還和電路在此以前的輸入狀態(tài)有關(guān)，稱該器件為時序邏輯器件，時序電路內(nèi)必須包含能存儲信息的記憶元件——觸發(fā)器，它是構(gòu)成時序邏輯電路的基本電路。常用的時序邏輯器件有寄存器、計數(shù)器等。3.1.2基本邏輯電路上一頁下一頁⒉基本邏輯電路

“與”、“或”、“非”三種基本邏輯運算的電路是三種基本邏輯門：“與”門、“或”門、“非”門（反相門）。把這三種基本邏輯門串聯(lián)組合起來，可形成實現(xiàn)“與非”、“或非”、“與或非”、“異或”、“同或”等功能的與非門、或非門、與或非門、異或門、同或門（異或非門）。3.1.2基本邏輯電路上一頁下一頁

各種邏輯門的圖形符號

3.1.2基本邏輯電路上一頁下一頁根據(jù)邏輯運算的規(guī)則：“先進行與操作，后反相”或“先反相，后進行或操作”是等價的。因此在數(shù)字電路中與非門和或非門常表示成下圖所示的符號上一頁下一頁正邏輯與負邏輯正邏輯：指定邏輯電路中高電平為“1”，低電平為“0”，稱為正邏輯。負邏輯：指定邏輯電路中低電平為“1”，高電平為“0”，稱為負邏輯。比如有某個邏輯電路，它具有下圖所示的功能表，那么對正邏輯而言，它是個與非門，而對負邏輯來講，它則是個或非門。也就是說，正邏輯的與非門就是負邏輯的或非門。上一頁下一頁3.2組合邏輯電路邏輯電路中輸出狀態(tài)只與當時的輸入狀態(tài)有關(guān)，而與過去的輸入狀態(tài)無關(guān)，這種邏輯電路稱為組合邏輯電路。本節(jié)介紹計算機中常用的組合邏輯電路：加法器、算術(shù)邏輯單元、譯碼器和數(shù)據(jù)選擇器。

上一頁下一頁3.2組合邏輯電路3.2.1加法器3.2.2算術(shù)邏輯單元3.2.3譯碼器3.2.4數(shù)據(jù)選擇器

上一頁下一頁3.2.1加法器有兩種加法部件：半加器和全加器。⒈半加器:不考慮低位進位輸入，兩數(shù)碼Ai、Bi相加的電路，Ci為向高位的進位。它的功能表、符號和邏輯圖如下。

上一頁下一頁用一個異或門和一個與門就可以構(gòu)成一個半加器。其邏輯關(guān)系是：Si=Ai⊕Bi

Ci=Ai·Bi

上一頁下一頁全加器是考慮低位進位輸入Ci-1的加法器其功能表、符號和邏輯圖如下：上一頁下一頁⒉全加器從全加器的邏輯圖中可以看出，一個全加器可由一個或門、兩個異或門和三個與門組成，也可由兩個半加器來形成。其邏輯關(guān)系為： SI=AI⊕BI⊕CI-1

CI=AIBI+BICI-1+AICI-1上一頁下一頁⒉全加器3.n位加法器4位串行進位加法器的邏輯圖如下。

n位串行進位加法器的加法時間較長，各位間的進位是串行傳送的，高位全加必須等低位進位來到后才能進行，加法時間與位數(shù)有關(guān)。上一頁下一頁3.2.2算術(shù)邏輯單元算術(shù)邏輯單元簡稱ALU（ArithmeticLogicUnit），是一種功能較強的組合邏輯電路，是計算機的運算器中都不可缺少的重要組成部件。ALU能進行多種算術(shù)運算和邏輯運算。ALU的基本邏輯結(jié)構(gòu)是超前進位加法器，它是通過改變超前進位加法器的進位發(fā)生輸出和進位傳送輸出來獲得多種運算能力的。有關(guān)ALU的功能在第四章中再介紹。上一頁下一頁3.2.3譯碼器

譯碼器：是具有多個輸入端和多個輸出端的器件。當輸入端加上某一組合信號時，對應(yīng)這一組合信號的若干個輸出端便有信號輸出，也就是說，譯碼器是把輸入的一種格式的代碼信號譯成另一種格式的信號，以實現(xiàn)代碼所要求的操作的器件。根據(jù)使用方式的不同，譯碼器又稱編碼器或換碼器。譯碼器也是計算機中不可缺少的器件，主要用在控制器里的指令分析，存儲器里的地址選擇上。上一頁下一頁3.2.3譯碼器1.譯碼電路的設(shè)計以設(shè)計3-8譯碼電路為例。要求根據(jù)輸入的3位二進制數(shù)編碼來選擇8個輸出端中的哪一個有效。設(shè)計步驟如下：⑴確定輸入輸出變量。設(shè)3個輸入變量為x2x1x0，8個輸出變量為y7y6y5y4y3y2y1y0。⑵給出真值表。真值表如下頁所示。

上一頁下一頁上一頁下一頁⑶根據(jù)真值表畫出邏輯電路圖。3-8譯碼器邏輯電路圖

上一頁下一頁⒉典型的譯碼器芯片74LS138是一種常用的3-8譯碼器。其引腳圖(a)和電路圖(b)如下。

當G1端為“0”或G2端為“1”時，譯碼器此時輸出的組合信號為全“1”。上一頁下一頁3.2.4數(shù)據(jù)選擇器

數(shù)據(jù)選擇器MUX(Multiplexor/Selector)又稱多路開關(guān)，是以“與或門”或“與或非門”為主的電路。它的作用是在選擇信號的作用下，從多個輸入通道中選擇一個通道的數(shù)據(jù)作為輸出。

上一頁下一頁3.2.4數(shù)據(jù)選擇器

右圖是4選1MUX的邏輯符號和功能表。有4個數(shù)據(jù)輸入端A、B、C、D，輸出端為Z(或)，S1、S0為數(shù)據(jù)選擇端。

該電路的邏輯函數(shù)為：上一頁下一頁3.3時序邏輯電路邏輯電路中輸出狀態(tài)不但和當時的輸入狀態(tài)有關(guān)，而且還與電路在此以前的輸入狀態(tài)有關(guān)，這種邏輯電路稱為時序邏輯電路。時序邏輯電路中必須要有能存儲信息的記憶元件——觸發(fā)器。本節(jié)先介紹觸發(fā)器，接著介紹計算機中常用的時序邏輯電路——寄存器和計數(shù)器。

上一頁下一頁3.3時序邏輯電路3.3.1觸發(fā)器3.3.2寄存器3.3.3計數(shù)器上一頁下一頁3.3.1觸發(fā)器觸發(fā)器(flip-flop)是一種能記憶機器以前輸入狀態(tài)的存放二進制代碼的單元電路，是構(gòu)成計算機硬件系統(tǒng)中各種時序邏輯電路的基本電路。

分類： 按時鐘控制方式來分，有電位觸發(fā)、邊沿觸發(fā)、主-從觸發(fā)等方式的觸發(fā)器； 按功能來分，有R-S型、D型、J-K型等觸發(fā)器。上一頁下一頁

由與非門組成的觸發(fā)器，其置1和置0都要0電平觸發(fā)，當R一=0，S一=1時，Q一為高電平，Q為低電平，稱為0狀態(tài)。R一=1，S一=0時，Q為高電平，Q一為低電平，稱為1狀態(tài)。R一=1，S一=1時，觸發(fā)器保持原狀態(tài)不變。

R一=0，S一=0時，觸發(fā)器狀態(tài)不定。一般在正常工作時，不允許出現(xiàn)這種狀態(tài)。上一頁下一頁1.R-S基本觸發(fā)器

R-S同步觸發(fā)器的翻轉(zhuǎn)是在同步時鐘（在CP端輸入）的作用下同步地進行的?？捎蒖-S基本觸發(fā)器構(gòu)成。圖中表示，R一為置0端，S一為置1端，CP為時鐘脈沖。Q(t)稱為觸發(fā)器的原態(tài)，Q(t+1)為觸發(fā)器的次態(tài)。上一頁下一頁2.R-S同步觸發(fā)器3.D觸發(fā)器D觸發(fā)器又稱數(shù)據(jù)觸發(fā)器。主要用來存放數(shù)據(jù)。D觸發(fā)器的邏輯符號和真值表如下。圖中RD為置0端，SD為置1端(RDSD也稱異步輸入端)，D為同步輸入端。觸發(fā)器的狀態(tài)由時鐘脈沖到來時(前沿)D端的狀態(tài)決定，當D=1時，觸發(fā)器置1，當D=0時，觸發(fā)器置0。這與觸發(fā)器的原狀態(tài)無關(guān)。

上一頁下一頁4.J-K觸發(fā)器其邏輯符號和真值表如下：

RD為置0端，SD為置1端，K為同步置0輸入端，J為同步置1輸入端。當J=0，K=0時，CP脈沖不改變觸發(fā)器的狀態(tài)；當J=0，K=1時，CP脈沖使觸發(fā)器置0；當J=1，K=0時，CP脈沖使觸發(fā)器置1；當J=1，K=1時，CP脈沖使觸發(fā)器翻轉(zhuǎn)。

上一頁下一頁3.3.2寄存器

寄存器：就是計算機中用來暫時存放數(shù)據(jù)代碼的器件，它可以接受需要寄存的代碼，也可以將寄存的代碼送出去。寄存器是由觸發(fā)器和一些控制門構(gòu)成的，一個觸發(fā)器可以寄存一位二進制代碼，如果一個二進制數(shù)由n位組成，那么就需要有n個觸發(fā)器排列起來組成一個寄存器。上一頁下一頁3.3.2寄存器下圖是由正沿觸發(fā)的D觸發(fā)器組成的4位寄存器，在CP脈沖正沿作用下，外部數(shù)據(jù)才能進入寄存器。上一頁下一頁幾種常見寄存器的組成結(jié)構(gòu)⒈串行寄存器在串行寄存器中每來一個同步脈沖CK，其內(nèi)容就向QD方向移一位。上一頁下一頁⒉并行寄存器：當時鐘脈沖CP到來時，各觸發(fā)器的輸入端的數(shù)據(jù)可以被鎖定至輸出端以備輸出的寄存器。上一頁下一頁幾種常見寄存器的組成結(jié)構(gòu)芯片74LS373是一種典型的并行寄存器，該芯片內(nèi)含8個獨立的D型觸發(fā)器，故稱作8D鎖存器。鎖存即保存數(shù)據(jù)不變的意思。上一頁下一頁⒊移位寄存器n位移位寄存器由n個D型觸發(fā)器級聯(lián)組成。電路一般按以下順序進行工作。⑴復(fù)位：在輸入端R0將負脈沖作用于D型觸發(fā)器的直接復(fù)位端RD，使觸發(fā)器復(fù)位。觸發(fā)器的輸出Q1=Q2=Q3=…=Qn=0⑵置入數(shù)據(jù)：將輸入的串行數(shù)據(jù)逐位送至DIN端，在時鐘脈沖CP的作用下，順次輸入到D型觸發(fā)器中，若DIN=1，則CP脈沖將使觸發(fā)器FF1置位，否則將使FF1復(fù)位，即輸入數(shù)據(jù)通過CP的作用寄存在D型觸發(fā)器中。上一頁下一頁⒊移位寄存器⑶數(shù)據(jù)移位：每個上游D觸發(fā)器的輸出，都與下游相鄰的D觸發(fā)器數(shù)據(jù)輸入端D相接，因此，在移位的時鐘脈沖CP的作用下，寄存器中的數(shù)據(jù)將向下游的D觸發(fā)器移動，移動的位數(shù)與輸入的時鐘脈沖數(shù)一致。⑷數(shù)據(jù)輸出：D觸發(fā)器的各輸出端Q，直接將移位寄存器內(nèi)的數(shù)據(jù)并行輸出。上述工作過程是將串行的數(shù)據(jù)移位后并行輸出。對于二進制數(shù)左移一次，相當乘2。移位寄存器也可將并行數(shù)據(jù)通過移位轉(zhuǎn)換成串行輸出。若將輸入邏輯稍加變動，可用于雙向移位(左移或右移)，即移位寄存器既可用于乘法運算，又可用于除法運算。

上一頁下一頁3.3.3計數(shù)器計數(shù)器是指能對輸入信號進行加或減運算的裝置，是由觸發(fā)器和控制門所組成的基本邏輯部件。計數(shù)器在計算機中的主要用途是累計脈沖數(shù)目、定時或作分頻器使用。上一頁下一頁3.3.3計數(shù)器計數(shù)器的型式：1.按構(gòu)成計數(shù)器的觸發(fā)器的翻轉(zhuǎn)次序分類，可分為“異步計數(shù)器”和“同步計數(shù)器”。2.按計數(shù)過程中計數(shù)器中數(shù)字的增減來分類，可分為“加法計數(shù)器”、“減法計數(shù)器”和“可逆計數(shù)器”（“加減計數(shù)器”）。3.按計數(shù)器中數(shù)字的編碼方式來分類，可分為“二進制計數(shù)器”和“十進制計數(shù)器”。上一頁下一頁4位異步二進制加法計數(shù)器電路:

圖示的D觸發(fā)器是在時鐘信號CP上升沿觸發(fā)的，用作計數(shù)時，每一級觸發(fā)器的D和Q相連，低位的Q與高位的CP端相連。上一頁下一頁以4位異步二進制加法計數(shù)器為例來說明計數(shù)器的工作過程。其工作過程如下開始計數(shù)前，先在R0端輸入負脈沖，使Q3、Q2、Q1、Q0為0、0、0、0，第一個計數(shù)信號CP到來時，Q0翻轉(zhuǎn)為“1”，而Q0從“1”變?yōu)椤?”，為負跳變，不觸發(fā)下一級翻轉(zhuǎn)。第二個計數(shù)信號CP到來時，Q0又翻轉(zhuǎn)為“0”，而Q0從“0”變?yōu)椤?”，為正跳變，并觸發(fā)下一級Q1翻轉(zhuǎn)為“1”。依次下去。當?shù)谑鶄€計數(shù)信號CP到來時，Q3、Q2、Q1、Q0都變?yōu)?、0、0、0，同時向下一級計數(shù)器（高一位）送出進位信號。上一頁下一頁上一頁下一頁3.4總線緩沖器和總線控制器3.4.1總線緩沖器3.4.2總線控制器

上一頁下一頁3.4.1總線緩沖器在總線傳輸中起數(shù)據(jù)暫存緩沖的作用。其典型芯片有74LS244和74LS245。

⑴74LS244這是一種8位三態(tài)緩沖器，可用來進行總線的單向傳輸控制。其電路圖和引腳圖表示于圖3-18中。 ⑵74LS245這是一種8位的雙向傳輸?shù)娜龖B(tài)緩沖器，可用來進行總線的雙向傳輸控制，所以也稱總線收發(fā)器。其電路圖和引腳圖表示于圖3-19中。

上一頁下一頁圖3-1874LS244的電路和引腳圖上一頁下一頁圖3-1974LS245的電路和引腳圖上一頁下一頁3.