模擬電路設計中

幾點注意事項陳誠2003年12月24日ASIC&SystemStateKeyLab.，FudanUniversity1ASIC&SystemStateKeyLaboratory,FudanUniversity主要內容高頻信號驅動問題版圖中大電流設計問題退耦電容的問題封裝時bondwire的問題電源連錯的問題電平高于電源電壓的問題PAD本身對外的驅動問題版圖中電阻的計算問題后仿真問題2ASIC&SystemStateKeyLaboratory,FudanUniversity高頻信號驅動問題模擬信號：請確保輸出到輸入間的連線不能過長，越近越好，包括輸出到PAD。另外做好屏蔽數字信號：從輸出到輸入間連線要盡量短，如果不行，則請確保輸出驅動有足夠的能力，同樣包括輸出到PAD。如果沒辦法估計連線的長度，則按保守做法加大輸出驅動3ASIC&SystemStateKeyLaboratory,FudanUniversity版圖中大電流設計問題請特別檢查1mA以上的電流連線，一般1um的線寬可以流經1mA的電流，保守做法是設計1.5um甚至2.0um如果電源線特別是模擬電源線需要經過“長途跋涉”才能從PAD到達電路，那么需要評估電源在連線上的壓降以及對電路的影響4ASIC&SystemStateKeyLaboratory,FudanUniversity退耦電容的問題為什么要加退耦電容？以保持電壓信號的穩定性什么地方要加退耦電容？電源和地之間需穩定的直流電平與電源（地）之間怎么加退耦電容？電容用MOS管來實現即可，理論上加越多越好，以不增加芯片面積為好。用很多MOS管并聯來實現大電容，每個晶體管W和L均取幾微米比較合適。5ASIC&SystemStateKeyLaboratory,FudanUniversity封裝時bondwire的問題會對高頻信號和大電流信號產生影響6ASIC&SystemStateKeyLaboratory,FudanUniversity電源連錯的問題

電路中出現多電源時，高低電平搞混，有時候即使是仿真也不容易發現

7ASIC&SystemStateKeyLaboratory,FudanUniversity電平高于電源電壓的問題出現在電路內部時保持柵源（漏）電壓不能過大出現在芯片外部時用特定設計的PAD，因為一般的PAD都有上下限幅保護8ASIC&SystemStateKeyLaboratory,FudanUniversityPAD本身對外的驅動問題模擬PAD靠的是core電路的驅動數字PADPAD本身有驅動電路，在設計時保守的做法是要注意選用大一些驅動能力的，比如10mA以上驅動電流，因為你不知道外面的負載會有多大

9ASIC&SystemStateKeyLaboratory,FudanUniversity版圖中電阻的計算問題10ASIC&SystemStateKeyLaboratory,FudanUniversity后仿真問題部分提取部分連線部分模塊用Eldo（Mentor公司）仿真.optioneldo_rc_reduce簡化電阻電容.optioneldo_rc_port=“rcnet1rcnet2”保留某些關鍵節點防止簡化11ASIC&SystemStateKeyLaboratory,FudanUn