..一、選擇題1從器件角度看,計算機經歷了五代變化。但從系統結構看,至今絕大多數計算機仍屬于〔

B計算機。A并行B馮·諾依曼C智能

D串行2某機字長32位,其中1位表示符號位。若用定點整數表示,則最小負整數為〔A。A-<231-1>B-<230-1>C-<231+1>D-<230+1>3以下有關運算器的描述,〔

C是正確的。A只做加法運算B只做算術運算C算術運算與邏輯運算D只做邏輯運算4EEPROM是指〔DA讀寫存儲器

B只讀存儲器C閃速存儲器

D電擦除可編程只讀存儲器5常用的虛擬存儲系統由〔B兩級存儲器組成,其中輔存是大容量的磁表面存儲器。Acache-主存B主存-輔存Ccache-輔存

D通用寄存器-cache6RISC訪內指令中,操作數的物理位置一般安排在〔DA棧頂和次棧頂B兩個主存單元C一個主存單元和一個通用寄存器D兩個通用寄存器7當前的CPU由〔B組成。A控制器B控制器、運算器、cacheC運算器、主存D控制器、ALU、主存8流水CPU是由一系列叫做"段"的處理部件組成。和具備m個并行部件的CPU相比,一個m段流水CPU的吞吐能力是〔A

。A具備同等水平B不具備同等水平C小于前者D大于前者9在集中式總線仲裁中,〔A方式響應時間最快。A獨立請求

B計數器定時查詢

C菊花鏈D分布式仲裁10CPU中跟蹤指令后繼地址的寄存器是〔C

。A地址寄存器

B指令計數器C程序計數器

D指令寄存器11從信息流的傳輸速度來看,〔A系統工作效率最低。A單總線

B雙總線C三總線D多總線12單級中斷系統中,CPU一旦響應中斷,立即關閉〔C標志,以防止本次中斷服務結束前同級的其他中斷源產生另一次中斷進行干擾。A中斷允許

B中斷請求C中斷屏蔽

DDMA請求13下面操作中應該由特權指令完成的是〔B。A設置定時器的初值B從用戶模式切換到管理員模式C開定時器中斷D關中斷14馮·諾依曼機工作的基本方式的特點是〔B

。A多指令流單數據流B按地址訪問并順序執行指令C堆棧操作D存貯器按內容選擇地址15在機器數〔B

中,零的表示形式是唯一的。A原碼B補碼C移碼D反碼16在定點二進制運算器中,減法運算一般通過〔

D來實現。A原碼運算的二進制減法器B補碼運算的二進制減法器C原碼運算的十進制加法器D補碼運算的二進制加法器17某計算機字長32位,其存儲容量為256MB,若按單字編址,它的尋址范圍是〔

D。A0—64MBB0—32MBC0—32MD0—64M18主存貯器和CPU之間增加cache的目的是〔A

。A解決CPU和主存之間的速度匹配問題B擴大主存貯器容量C擴大CPU中通用寄存器的數量D既擴大主存貯器容量,又擴大CPU中通用寄存器的數量19單地址指令中為了完成兩個數的算術運算,除地址碼指明的一個操作數外,另一個常需采用〔

C。A堆棧尋址方式

B立即尋址方式C隱含尋址方式

D間接尋址方式20同步控制是〔

C。A只適用于CPU控制的方式B只適用于外圍設備控制的方式C由統一時序信號控制的方式D所有指令執行時間都相同的方式21描述PCI總線中基本概念不正確的句子是〔CD

。APCI總線是一個與處理器無關的高速外圍設備BPCI總線的基本傳輸機制是猝發式傳送CPCI設備一定是主設備D系統中只允許有一條PCI總線22CRT的分辨率為1024×1024像素,像素的顏色數為256,則刷新存儲器的容量為〔

BA512KB

B1MB

C256KB

D2MB23為了便于實現多級中斷,保存現場信息最有效的辦法是采用〔

B。A通用寄存器

B堆棧

C存儲器

D外存24特權指令是由〔C

執行的機器指令。A中斷程序

B用戶程序

C操作系統核心程序

DI/O程序25虛擬存儲技術主要解決存儲器的〔

B問題。A速度

B擴大存儲容量

C成本

D前三者兼顧26引入多道程序的目的在于〔

A。A充分利用CPU,減少等待CPU時間B提高實時響應速度C有利于代碼共享,減少主輔存信息交換量D充分利用存儲器27下列數中最小的數是〔C

A〔1010012B〔528

C〔101001BCDD〔2331628某DRAM芯片,其存儲容量為512×8位,該芯片的地址線和數據線的數目是〔

D。A8,512B512,8C18,8

D19,829在下面描述的匯編語言基本概念中,不正確的表述是〔

D。A對程序員的訓練要求來說,需要硬件知識B匯編語言對機器的依賴性高C用匯編語言編寫程序的難度比高級語言小D匯編語言編寫的程序執行速度比高級語言慢30交叉存儲器實質上是一種多模塊存儲器,它用〔

A方式執行多個獨立的讀寫操作。A流水

B資源重復

C順序

D資源共享31寄存器間接尋址方式中,操作數在〔B

。A通用寄存器

B主存單元

C程序計數器

D堆棧32機器指令與微指令之間的關系是〔

A。A用若干條微指令實現一條機器指令B用若干條機器指令實現一條微指令C用一條微指令實現一條機器指令D用一條機器指令實現一條微指令33描述多媒體CPU基本概念中,不正確的是〔

CD。A多媒體CPU是帶有MMX技術的處理器BMMX是一種多媒體擴展結構CMMX指令集是一種多指令流多數據流的并行處理指令D多媒體CPU是以超標量結構為基礎的CISC機器34在集中式總線仲裁中,〔A

方式對電路故障最敏感。A菊花鏈

B獨立請求

C計數器定時查詢D35流水線中造成控制相關的原因是執行〔

A指令而引起。A條件轉移

B訪內

C算邏

D無條件轉移36PCI總線是一個高帶寬且與處理器無關的標準總線。下面描述中不正確的是〔

B。A采用同步定時協議

B采用分布式仲裁策略C具有自動配置能力

D適合于低成本的小系統37下面陳述中,不屬于外圍設備三個基本組成部分的是〔

D。A存儲介質

B驅動裝置

C控制電路

D計數器38中斷處理過程中,〔B

項是由硬件完成。A關中斷

B開中斷

C保存CPU現場D恢復CPU現場39IEEE1394是一種高速串行I/O標準接口。以下選項中,〔

D項不屬于IEEE1394的協議集。A業務層

B鏈路層

C物理層

D串行總線管理40運算器的核心功能部件是〔B

。A數據總線

BALU

C狀態條件寄存器

D通用寄存器41某單片機字長32位,其存儲容量為4MB。若按字編址,它的尋址范圍是〔A

。A1M

B4MB

C4M

D1MB42某SRAM芯片,其容量為1M×8位,除電源和接地端外,控制端有E和R/W#,該芯片的管腳引出線數目是〔

D。A20B28C30D3243雙端口存儲器所以能進行高速讀/寫操作,是因為采用〔

D。A高速芯片

B新型器件C流水技術

D兩套相互獨立的讀寫電路44單地址指令中為了完成兩個數的算術運算,除地址碼指明的一個操作數以外,另一個數常需采用〔

C。A堆棧尋址方式

B立即尋址方式C隱含尋址方式

D間接尋址方式45為確定下一條微指令的地址,通常采用斷定方式,其基本思想是〔

C。A用程序計數器PC來產生后繼微指令地址B用微程序計數器μPC來產生后繼微指令地址C通過微指令順序控制字段由設計者指定或由設計者指定的判別字段控制產生后繼微指令地址D通過指令中指定一個專門字段來控制產生后繼微指令地址二、填空題

1

字符信息是符號數據,屬于處理〔

非數值領域的問題,國際上采用的字符系統是七單位的〔ASCII碼。P23

2

按IEEE754標準,一個32位浮點數由符號位S〔1位、階碼E〔8位、尾數M〔23位三個域組成。其中階碼E的值等于指數的真值〔

e加上一個固定的偏移值〔

127。P17

3

雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結構,其中前者采用〔

空間并行技術,后者采用〔

時間并行技術。P864衡量總線性能的重要指標是〔

總線帶寬,它定義為總線本身所能達到的最高傳輸速率,單位是兆字節每秒〔

MB/s。P1865

在計算機術語中,將ALU控制器和〔cache存儲器合在一起稱為〔CPU。P1396

數的真值變成機器碼可采用原碼表示法,反碼表示法,〔

補碼表示法,〔

移碼表示法。P19-P217廣泛使用的〔

SRAM和〔

DRAM都是半導體隨機讀寫存儲器。前者的速度比后者快,但集成度不如后者高。P668

反映主存速度指標的三個術語是存取時間、〔存儲周期和〔存儲器帶寬。P669形成指令地址的方法稱為指令尋址,通常是〔順序尋址,遇到轉移指令時〔跳躍尋址。P12310

CPU從〔主存中取出一條指令并執行這條指令的時間和稱為〔指令周期。11定點32位字長的字,采用2的補碼形式表示時,一個字所能表示的整數范圍是〔

-2的31次方到2的31次方減1。P2012IEEE754標準規定的64位浮點數格式中,符號位為1位,階碼為11位,尾數為52位,則它能表示的最大規格化正數為〔+［1+〔1-］。P18？？？？13浮點加、減法運算的步驟是〔0操作處理

、〔比較階碼大小并完成對階、〔

尾數進行加或減運算、〔結果規格化并進行舍入處理、〔溢出處理。P5214某計算機字長32位,其存儲容量為64MB,若按字編址,它的存儲系統的地址線至少需要〔14條。KB=2048KB<尋址范圍>=2048215一個組相聯映射的Cache,有128塊,每組4塊,主存共有16384塊,每塊64個字,則主存地址共〔20位,其中主存字塊標記應為〔

8位,組地址應為〔6位,Cache地址共〔

7位。=16384字2=2=2=12816CPU存取出一條指令并執行該指令的時間叫〔

指令周期,它通常包含若干個〔CPU周期,而后者又包含若干個〔時鐘周期。P13117計算機系統的層次結構從下至上可分為五級,即微程序設計級〔或邏輯電路級、一般機器級、操作系統級、〔匯編語言級、〔高級語言級。P1318十進制數在計算機內有兩種表示形式：〔字符串形式和〔壓縮的十進制數串形式。前者主要用在非數值計算的應用領域,后者用于直接完成十進制數的算術運算。P1919一個定點數由符號位和數值域兩部分組成。按小數點位置不同,定點數有〔

純小數和〔

純整數兩種表示方法。P1620對存儲器的要求是容量大、速度快、成本低,為了解決這三方面的矛盾,計算機采用多級存儲體系結構,即〔

高速緩沖存儲器、〔

主存儲器、〔外存儲器。P6621高級的DRAM芯片增強了基本DRAM的功能,存取周期縮短至20ns以下。舉出三種高級DRAM芯片,它們是〔

FPM-DRAM、〔

CDRAM、〔SDRAM。P7522一個較完善的指令系統,應當有〔數據處理、〔

數據存儲、〔

數據傳送、〔

程序控制四大類指令。P11923機器指令對四種類型的數據進行操作。這四種數據類型包括〔

地址型數據、〔

數值型數據、〔

字符型數據、〔

邏輯型數據。P11024CPU中保存當前正在執行的指令的寄存器是〔

指令寄存器,指示下一條指令地址的寄存器是〔

程序寄存器,保存算術邏輯運算結果的寄存器是〔

數據緩沖寄沖器和〔

狀態字寄存器。P12925數的真值變成機器碼時有四種表示方法,即〔

原碼表示法,〔

補碼表示法,〔

移碼表示法,〔

反碼表示法。P19-P2126主存儲器的技術指標有〔

存儲容量,〔

存取時間,〔

存儲周期,〔

存儲器帶寬。P6727cache和主存構成了〔

內存儲器,全由〔

CPU來實現。P6631接使用西文鍵盤輸入漢字,進行處理,并顯示打印漢字,要解決漢字的〔輸入編碼、〔漢字內碼和〔字模碼

三種不同用途的編碼。P24三、簡答題1假設主存容量16M×32位,Cache容量64K×32位,主存與Cache之間以每塊4×32位大小傳送數據,請確定直接映射方式的有關參數,并畫出內存地址格式。解：64條指令需占用操作碼字段〔OP6位,源寄存器和目標寄存器各4位,尋址模式〔X2位,形式地址〔D16位,其指令格式如下：3126252221181716150OP目標源XD尋址模式定義如下：X=00寄存器尋址操作數由源寄存器號和目標寄存器號指定X=01直接尋址有效地址E=<D>X=10變址尋址有效地址E=<Rx>＋DX=11相對尋址有效地址E=〔PC＋D其中Rx為變址寄存器〔10位,PC為程序計數器〔20位,位移量D可正可負。該指令格式可以實現RR型,RS型尋址功能。2指令和數據都用二進制代碼存放在內存中,從時空觀角度回答CPU如何區分讀出的代碼是指令還是數據。解：計算機可以從時間和空間兩方面來區分指令和數據,在時間上,取指周期從內存中取出的是指令,而執行周期從內存取出或往內存中寫入的是數據,在空間上,從內存中取出指令送控制器,而執行周期從內存從取的數據送運算器、往內存寫入的數據也是來自于運算器。4用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。證明：假設〔1存儲器模塊字長等于數據總線寬度〔2模塊存取一個字的存儲周期等于T.〔3總線傳送周期為τ〔4交叉存儲器的交叉模塊數為m.交叉存儲器為了實現流水線方式存儲,即每通過τ時間延遲后啟動下一模快,應滿足T=mτ,<1>交叉存儲器要求其模快數>=m,以保證啟動某模快后經過mτ時間后再次啟動該模快時,它的上次存取操作已經完成。這樣連續讀取m個字所需要時間為t1=T+<m–1>τ=mг+mτ–τ=<2m–1>τ<2>故交叉存儲器帶寬為W1=1/t1=1/<2m-1>τ<3>而順序方式存儲器連續讀取m個字所需時間為t2=mT=m2×τ<4>存儲器帶寬為W2=1/t2=1/m2×τ<5>比較<3>和<2>式可知,交叉存儲器帶寬>順序存儲器帶寬。10列表比較CISC處理機和RISC處理機的特點。比較內容CISCRISC指令系統復雜、龐大簡單、精簡指令數目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長不固定等長可訪存指令不加限定只有LOAD/STORE指令各種指令使用頻率相差很大相差不大各種指令執行時間相差很大絕大多數在一個周期內完成優化編譯實現很難較容易程序源代碼長度較短較長控制器實現方式絕大多數為微程序控制絕大部分為硬布線控制軟件系統開發時間較短較長11設存儲器容量為128M字,字長64位,模塊數m=8,分別用順序方式和交叉方式進行組織。存儲周期T=200ns,數據總線寬度為64位,總線傳送周期

τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少？15PCI總線中三種橋的名稱是什么？簡述其功能。解：PCI總線有三種橋,即HOST/PCI橋〔簡稱HOST橋,PCI/PCI橋,PCI/LAGACY橋。在PCI總線體系結構中,橋起著重要作用：它連接兩條總線,使總線間相互通信。橋是一個總線轉換部件,可以把一條總線的地址空間映射到另一條總線的地址空間上,從而使系統中任意一個總線主設備都能看到同樣的一份地址表。利用橋可以實現總線間的猝發式傳送。17畫圖說明現代計算機系統的層次結構。P13-145級高級語言級編譯程序4級匯編語言級匯編程序3級操作系統級操作系統2級一般機器級微程序1級微程序設計級直接由硬件執行CPU中有哪幾類主要寄存器？用一句話回答其功能。解：A,數據緩沖寄存器〔DR；B,指令寄存器〔IR；C,程序計算器PC；D,數據地址寄存器<AR>；通用寄存器〔R0~R3；F,狀態字寄存器〔PSW24簡要總結一下,采用哪幾種技術手段可以加快存儲系統的訪問速度？①內存采用更高速的技術手段,②采用雙端口存儲器,③采用多模交叉存儲器25求證：[-y]補=-[y]補<mod2n+1>證明：因為[x-y]補=[x]補-[y]補=[x]補+[-y]補又因為[x+y]補=[x]補+[y]補〔mod2n+1所以[y]補=[x+y]補-[x]補又[x-y]補=[x+<-y>]補=[x]補+[-y]補所以[-y]補=[x-y]補-[x]補[y]補+[-y]補=[x+y]補+[x-y]補-[x]補-[x]補=0故[-y]補=-[y]補<mod2n+1>29設由S,E,M三個域組成的一個32位二進制字所表示的非零規格化數x,真值表示為x＝<-1>s×<1.M>×2E-127

問：它所能表示的規格化最大正數、最小正數、最大負數、最小負數是多少？解：〔１最大正數〔２最小正數0111111111111111111111111111111100000000000000000000000000000000X=1.0×2-128X=[1+<1-2-23>]×2127〔４最大負數１0000000000000000000000000000000X=-1.0×2-128〔３最小負數１1111111111111111111111111111111X==-[1+<1-2-23>]×212730畫出單級中斷處理過程流程圖〔含指令周期。35寫出下表尋址方式中操作數有效地址E的算法。序號尋址方式名稱有效地址E說明1立即A操作數在指令中2寄存器Ri操作數在某通用寄存器Ri中3直接DD為偏移量4寄存器間接<Ri><Ri>為主存地址指示器5基址<B>B為基址寄存器6基址＋偏移量<B>+D7比例變址＋偏移量<I>*S+DI為變址寄存器,S比例因子8基址＋變址＋偏移量<B>+<I>+D9基址＋比例變址＋偏移量<B>+<I>*S+D10相對〔PC+DPC為程序計數器40為什么在計算機系統中引入DMA方式來交換數據？若使用總線周期挪用方式,DMA控制器占用總線進行數據交換期間,CPU處于何種狀態？P253、254為了減輕cpu對I/O操作的控制,使得cpu的效率有了提高。可能遇到兩種情況：一種是此時CPU不需要訪內,如CPU正在執行乘法命令；另一種情況是,I/O設備訪內優先,因為I/O訪內有時間要求,前一個I/O數據必須在下一個訪內請求到來之前存取完畢。41何謂指令周期？CPU周期？時鐘周期？它們之間是什么關系？指令周期是執行一條指令所需要的時間,一般由若干個機器周期組成,是從取指令、分析指令到執行完所需的全部時間。CPU周期又稱機器周期,CPU訪問一次內存所花的時間較長,因此用從內存讀取一條指令字的最短時間來定義。一個指令周期常由若干CPU周期構成時鐘周期是由CPU時鐘定義的定長時間間隔,是CPU工作的最小時間單位,也稱節拍脈沖或T周期47比較cache與虛存的相同點和不同點。相同點：〔1出發點相同；都是為了提高存儲系統的性能價格比而構造的分層存儲體系。〔2原理相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調入相對高速而小容量的存儲器.不同點：〔1側重點不同；cache主要解決主存和CPU的速度差異問題；虛存主要是解決存儲容量問題。〔2數據通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存,它與CPU間無直接通路。〔3透明性不同；cache對系統程序員和應用程序員都透明；而虛存只對應用程序員透明。〔4未命名時的損失不同；主存未命中時系統的性能損失要遠大于cache未命中時的損失。48設[N]補=anan-1…a1a0,其中an是符號位。證明：當N≥0,an=0,真值N=[N]補=an-1…a1a0=②當N＜0,an=1,[N]補=1an-1…a1a0依補碼的定義,真值N=[N]補－2^<n+1>=anan-1…a1a0—2^<n+1>=綜合以上結果有3設x=-18,y=+26,數據用補碼表示,用帶求補器的陣列乘法器求出乘積x×y,并用十進制數乘法進行驗證。解：符號位單獨考慮：X為正符號用二進制表示為0,Y為負值符號用1表示。[X]補=101110[Y]補=011010兩者做乘法10010x11010-----------0000010010000001001010010----------------111010100結果化為10進制就是468符號位進行異或操作0異或1得1所以二進制結果為1111010100化為十進制就是-468十進制檢驗：-18x26=-4685圖1所示的系統中,A、B、C、D四個設備構成單級中斷結構,它要求CPU在執行完當前指令時轉向對中斷請求進行服務。現假設：①

TDC為查詢鏈中每個設備的延遲時間；

②

TA、TB、TC、TD分別為設備A、B、C、D的服務程序所需的執行時間；

③

TS、TR分別為保存現場和恢復現場所需的時間；

④

主存工作周期為TM；

⑤

中斷批準機構在確認一個新中斷之前,先要讓即將被中斷的程序的一條指令執行完畢。

試問：在確保請求服務的四個設備都不會丟失信息的條件下,中斷飽和的最小時間是多少？中斷極限頻率是多少？解：假設主存工作周期為TM,執行一條指令的時間也設為TM。則中斷處理過程和各時間段如圖B17.3所示。當三個設備同時發出中斷請求時,依次處理設備A、B、C的時間如下：tA=2TM+3TDC+TS+TA+TR〔下標分別為A,M,DC,S,A,RtB=2TM+2TDC+TS+TB+TR<下標分別為B,M,DC,S,B,RtC=2TM+TDC+TS+TC+TR〔下標分別為C,M,DC,S,C,R達到中斷飽和的時間為：T=tA+tB+tC中斷極限頻率為：f=1/T6某計算機有圖2所示的功能部件,其中M為主存,指令和數據均存放在其中,MDR為主存數據寄存器,MAR為主存地址寄存器,R0～R3為通用寄存器,IR為指令寄存器,PC為程序計數器〔具有自動加1功能,C、D為暫存寄存器,ALU為算術邏輯單元,移位器可左移、右移、直通傳送。

<1>將所有功能部件連接起來,組成完整的數據通路,并用單向或雙向箭頭表示信息傳送方向。

<2>畫出"ADDR1,〔R2"指令周期流程圖。該指令的含義是將R1中的數與〔R2指示的主存單元中的數相加,相加的結果直通傳送至R1中。

<3>若另外增加一個指令存貯器,修改數據通路,畫出⑵的指令周期流程圖。解：〔1各功能部件聯結成如圖所示數據通路：移位器移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1〔2此指令為RS型指令,一個操作數在R1中,另一個操作數在R2為地址的內存單元中,相加結果放在R1中。〔〔R2→MARM→MDR→D〔C+〔D→R1〔PC→MARM→MDR→IR,〔PC+1〔R1→C譯碼送當前指令地址到MAR取當前指令到IR,PC+1,為取下條指令做好準備取R1操作數→C暫存器。②R2中的內容是內存地址=3\*GB3③從內存取出數→D暫存器=4\*GB3④暫存器C和D中的數相加后送R17參見圖1,這是一個二維中斷系統,請問：①

在中斷情況下,CPU和設備的優先級如何考慮？請按降序排列各設備的中斷優先級。

②

若CPU現執行設備C的中斷服務程序,IM2,IM1,IM0的狀態是什么？如果CPU執行設備H的中斷服務程序,IM2,IM1,IM0的狀態又是什么？

③

每一級的IM能否對某個優先級的個別設備單獨進行屏蔽？如果不能,采取什么方法可達到目的？

④

若設備C一提出中斷請求,CPU立即進行響應,如何調整才能滿足此要求？解：<1>在中斷情況下,CPU的優先級最低。各設備優先級次序是:A-B-C-D-E-F-G-H-I-CPU<2>執行設備B的中斷服務程序時IM0IM1IM2=111；執行設備D的中斷服務程序時IM0IM1IM2=011。<3>每一級的IM標志不能對某優先級的個別設備進行單獨屏蔽。可將接口中的BI〔中斷允許標志清"0",它禁止設備發出中斷請求。<4>要使C的中斷請求及時得到響應,可將C從第二級取出,單獨放在第三級上,使第三級的優先級最高,即令IM3=0即可。8已知x=-001111,y=+011001,求：

①

[x]補,[-x]補,[y]補,[-y]補；

②

x+y,x-y,判斷加減運算是否溢出。解：[x]原=100111[x]補=1110001[-x]補=0001111[y]原=0011001[y]補=0011001[-y]補=1100111080813機器字長32位,常規設計的物理存儲空間≤32M,若將物理存儲空間擴展到256M,請提出一種設計方案。解：用多體交叉存取方案,即將主存分成8個相互獨立、容量相同的模塊M0,M1,M2…,M7,每個模塊32M×32位。它們各自具備一套地址寄存器、數據緩沖器,各自以等同的方式與CPU傳遞信息,其組成如圖12有兩個浮點數N1=2j1×S1,N2=2j2×S2,其中階碼用4位移碼、尾數用8位原碼表示〔含1位符號位。設j1=<11>2,S1=<+0.0110011>2,j2=<-10>2,S2=<+0.1101101>2,求N1+N2,寫出運算步驟及結果。解：<1>浮點乘法規則：N1×N2=〔2j1×S1×〔2j2×S2=2〔j1+j2×〔S1×S2<2>碼求和：j1+j2=0<3>尾數相乘：被乘數S1=0.1001,令乘數S2=0.1011,尾數絕對值相乘得積的絕對值,積的符號位=0⊕0=0。按無符號陣乘法器運算得：N1×N2=20×0.01100011〔4尾數規格化、舍入〔尾數四位N1×N2=〔+0.011000112=〔+0.11002×2〔-0129圖2所示為雙總線結構機器的數據通路,IR為指令寄存器,PC為程序計數器〔具有自增功能,M為主存〔受R/W#信號控制,AR為地址寄存器,DR為數據緩沖寄存器,ALU由加、減控制信號決定完成何種操作,控制信號G控制的是一個門電路。另外,線上標注有小圈表示有控制信號,例中yi表示y寄存器的輸入控制信號,R1o為寄存器R1的輸出控制信號,未標字符的線為直通線,不受控制。①

"ADDR2,R0"指令完成<R0>+<R2>→R0的功能操作,畫出其指令周期流程圖,假設該指令的地址已放入PC中。并在流程圖每一個CPU周期右邊列出相應的微操作控制信號序列。②

若將〔取指周期縮短為一個CPU周期,請先畫出修改數據通路,然后畫出指令周期流程圖。解：〔1"ADDR2,R0"指令是一條加法指令,參與運算的兩個數放在寄存器R2和R0中,指令周期流程圖包括取指令階段和執行指令階段兩部分〔為簡單起見,省去了"→"號左邊各寄存器代碼上應加的括號。根據給定的數據通路圖,"ADDR2,R0"指令的詳細指令周期流程圖下如圖a所示,圖的右邊部分標注了每一個機器周期中用到的微操作控制信號序列。〔2SUB減法指令周期流程圖見下圖b所示。14某機的指令格式如下所示X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對尋址

設<PC>=1234H,<RX1>=0037H,<RX2>=1122H〔H代表十六進制數,請確定下列指令中的有效地址：

①4420H

②2244H

③1322H

④3521H解:1X=00,D=20H,有效地址E=20H2>X=10,D=44H,有效地址E=1122H+44H=1166H3>X=11,D=22H,有效地址E=1234H+22H=1256H4>X=01,D=21H,有效地址E=0037H+21H=0058H5X=11,D=23H,有效地址E=1234H+23H=1257H15圖1為某機運算器框圖,BUS1～BUS3為3條總線,期于信號如a、h、LDR0～LDR3、S0～S3等均為電位或脈沖控制信號。

①分析圖中哪些是相容微操作信號？哪些是相斥微操作信號？

②

采用微程序控制方式,請設計微指令格式,并列出各控制字段的編碼表。解：1相容微操作信號LRSN相斥微操作信號a,b,c,d2當24個控制信號全部用微指令產生時,可采用字段譯碼法進行編碼控制,采用的微指令格式如下〔其中目地操作數字段與打入信號段可結合并公用,后者加上節拍脈沖控制即可。3位3位5位4位3位2位×××××××××××××××××××××××××××××××××××X目的操作數源操作數運算操作移動操作直接控制判別下址字段編碼表如下：目的操作數字段源操作數字段運算操作字段移位門字段直接控制字段001a,LDR0010b,LDR1011c,LDR2100d,LDR3001e010f011g100hMS0S1S2S3L,R,S,Ni,j,+119CPU執行一段程序時,cache完成存取的次數為2420次,主存完成的次數為80次,已知cache存儲周期為40ns,主存存儲周期為200ns,求cache/主存系統的效率和平均訪問時間。P94例620某機器單字長指令為32位,共有40條指令,通用寄存器有128個,主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設計指令格式,并做必要說明。21一條機器指令的指令周期包括取指〔IF、譯碼〔ID、執行〔EX、寫回〔WB四個過程段,每個過程段1個時鐘周期T完成。

先段定機器指令采用以下三種方式執行：①非流水線〔順序方式,②標量流水線方式,③超標量流水線方式。

請畫出三種方式的時空圖,證明流水計算機比非流水計算機具有更高的吞吐率。P16322CPU的數據通路如圖1所示。運算器中R0～R3為通用寄存器,DR為數據緩沖寄存器,PSW為狀態字寄存器。D-cache為數據存儲器,I-cache為指令存儲器,PC為程序計數器〔具有加1功能,IR為指令寄存器。單線箭頭信號均為微操作控制信號〔電位或脈沖,如LR0表示讀出R0寄存器,SR0表示寫入R0寄存器。

機器指令"STOR1,<R2>"實現的功能是：將寄存器R1中的數據寫入到以〔R2為地址的數存單元中。請畫出該存數指令周期流程圖,并在CPU周期框外寫出所需的微操作控制信號。〔一個CPU周期含T1～T4四個時鐘信號,寄存器打入信號必須注明時鐘序號27某計算機的存儲系統由cache、主存和磁盤構成。cache的訪問時間為15ns；如果被訪問的單元在主存中但不在cache中,需要用60ns的時間將其裝入cache,然后再進行訪問；如果被訪問的單元不在主存中,則需要10ms的時間將其從磁盤中讀入主存,然后再裝入cache中并開始訪問。若cache的命中率為90%,主存的命中率為60%,求該系統中訪問一個字的平均時間。解：ta=90%tc+10%*60%<tm+tc>+10%*40%〔tk+tm+tc<m表示未命中時的主存訪問時間；c表示命中時的cache訪問時間；k表示訪問外存時間>28圖1所示為雙總線結構機器的數據通路,IR為指令寄存器,PC為程序計數器〔具有自增功能,DM為數據存儲器〔受信號控制,AR為地址寄存器,DR為數據緩沖寄存器,ALU由加、減控制信號決定完成何種操作,控制信號G控制的是一個門電路。另外,線上標注有小圈表示有控制信號,例中yi表示y寄存器的輸入控制信號,R1o為寄存器R1的輸出控制信號,未標字符的線為直通線,不受控制。旁路器可視為三態門傳送通路。①"SUBR3,R0"指令完成的功能操作,畫出其指令周期流程圖,并列出相應的微操作控制信號序列,假設該指令的地址已放入PC中。②若將"取指周期"縮短為一個CPU周期,請在圖上先畫出改進的數據通路,然后在畫出指令周期流程圖。此時SUB指令的指令周期是幾個CPU周期?與第①種情況相比,減法指令速度提高幾倍？PC→ARM→DRR2→YDR→PC→ARM→DRR2→YDR→IRR0→XR0+R2→R0取指執行PCo,GR/W=1R2o,GDRo,GR0o,G+,G31某加法器進位鏈小組信號為C4C3C2C1,低位來的進位信號為C0,請分別按下述兩種方式寫出C4C3C2C1的邏輯表達式：

①

串行進位方式②

并行進位方式解：〔1串行進位方式：C1=G1+P1C0其中：G1=A1B1,P1=A1⊕B1C2=G2+P2C1G2=A2B2,P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3C4=G4+P4C3G4=A4B4,P4=A4⊕B4<2>并行進位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4,P1—P4表達式與串行進位方式相同。36設兩個浮點數N1=2j1×S1,N2=2j2×S2,其中階碼3位〔移碼,尾數4位,數符1位。設：

j1=<-10>2,S1=<+0.1001>2

j2=<+10>2,S2=<+0.1011>2

求：N1×N2,寫出運算步驟及結果,積的尾數占4位,按原碼陣列乘法器計算步驟求尾數之積。解：因為X+Y=2Ex×〔Sx+Sy〔Ex=Ey,所以求X+Y要經過對階、尾數求和及規格化等步驟。對階：△J=Ex－EY=〔-102－〔+102=〔-1002所以Ex<EY,則Sx右移4位,Ex+<100>2=<10>2=EY。SX右移四位后SX=0.00001001,經過舍入后SX=0001,經過對階、舍入后,X=2〔102×〔0.00012尾數求和：SX+SY0001〔SX+0.1011〔SY0.1100<SX+SY>結果為規格化數。所以：X+Y=2〔102×〔SX+SY=2〔102〔0.11002=〔11.00249刷新存儲器〔簡稱刷存的重要性能指標是它的帶寬。實際工作中,顯示適配器的幾個功能部分要爭取刷存的帶寬。假設總帶寬50％用于刷新屏幕,保留50％帶寬用于其他非刷新功能。

<1>若顯示工作方式采用分辨率為1024×768,顏色深度為3Byte,刷新頻率為72Hz,計算刷存總帶寬應為多少？

<2>為達到這樣高的刷存帶寬,應采取何種技術措施？解：<1>因為刷新所需帶寬＝分辨率×每個像素點顏色深度×刷新速率所以1024×768×3B×72/S=165888KB/S=162MB/S刷新總帶寬應為162MB/S×100/50=324MB/S<2>為達到這樣高的刷存帶寬,可采取如下技術措施：使用高速DRAM芯片組成刷存刷存采用多體交叉結構刷存至顯示控制器的內部總線寬度由３２位提高到６４位,甚至１２８位刷存采用雙端口存儲器