計算機學院《計算機組成與結構》——本科生課程教學計算機組成與結構本課程主要講授計算機系統的硬件和軟件構成方法，包括硬件系統中運算器、控制器、存儲器、輸入設備和輸出設備和總線系統的構成原理等；并與當代先進的計算機技術相結合。是計算機科學與技術本科專業核心課程。

本課程著重計算機系統組成與結構方面的教學和研究。計算機結構定義為系統程序員所能見到的計算機硬件特性；計算機組成是指計算機硬件的具體實現。第四章主存儲器

主存儲器的概述主存儲器的基本操作隨機存儲器RAM只讀存儲器ROM主存儲器的組成與控制多體交叉存儲器4.1主存儲器的概述一、存儲器的基本概念存儲器的基本功能：存、取和記憶數據。

存儲器是計算機中用于完成記憶功能的設備和器件。存儲器具有按給定地址進行寫入/讀出信息，并能長期保存信息的功能。4.1主存儲器的概述二、存儲器的主要性能1、容量：存儲器中能夠存放的最大信息量。基本度量單位為字節(Byte)。例如，1024×8(1KB)，2048×8(2KB)，4096×8(4KB)；Byte，KB，MB，GB，TB，PB(它們之間的進率為)2、存儲周期：存儲器從接收到讀/寫命令開始，直到完成讀數/寫數操作的時間稱為存儲周期；一般微機的存儲周期是100－200ns或幾十ns。3、可靠性：用故障平均間隔時間來衡量。4、功耗及設備量：越小(少)越好。4.1主存儲器的概述若主存按字編址，即每個存儲單元存放一個字，字長超過8位，則存儲容量用單元數×位數來描述。例1某計算機的字長16位，它的存儲容量是64KW，若按字節編址，那么它的存儲容量可表示成128KB。例2機器字長32位，其存儲容量為4MB，若按字編址，那么它的存儲容量可表示成1MW。4.1主存儲器的概述三、主存儲器的地位主存儲器處于計算機系統的中心地位當前執行的程序和數據均存放在主存儲器中，CPU直接從主存儲器區指令和數據多處理機利用主存儲器存儲共享數據I/O設備利用主存儲器實現DMA數據傳輸4.1主存儲器的概述四、主存儲器的分類4.2主存儲器的基本操作主存儲器與CPU的聯系結構框圖（參見教材P107圖4.1）。

主存儲器的基本操作如下：（1）讀操作地址→AR，CPU發讀命令，則：M（AR）→DR，存儲器發ready命令。（2）寫操作地址→AR，數據→DR，CPU發寫命令，則DR→M（AR），存儲器發ready命令。4.3隨機存儲器RAM一、靜態存儲器(SRAM)靜態半導體存儲器(SRAM)：可隨機讀寫；其存儲的數據表示為晶體三極管構成的雙穩態電路的電平；存儲數據穩定；不需刷新。4.3隨機存儲器RAM1.存儲單元的讀寫原理存儲單元是存儲器中的最小存儲單位。它的基本作用是存儲一位二進制信息。作為存儲元的材料或電路，須具備以下基本功能：(1)具有兩種穩定狀態；(分別表示0和1）(2)兩種穩定狀態經外部信號控制可以相互轉換（即：能寫入）(3)經控制，能讀出其中的信息；（即：能讀出）

(4)無外部原因，其中的信息能長期保存。（即：能保持）4.3隨機存儲器RAM2.存儲單元的線路結構圖中T1、T2為工作管；T3、T4為負載管；T5、T6

、T7、T8為控制管。靜態MOS存儲元T1、T2、T3、T4組成的雙穩態觸發器保存信息，它能長期保持信息的狀態不變，是因為電源通過T3、T4不斷供給T1或T2電流的緣故。其特點是當供電電源切斷時，原存的信息也消失。4.3隨機存儲器RAM圖中T1、T2為工作管；T3、T4為負載管；T5、T6、T7、T8為控制管。兩個穩態：T1導通，T2截止為“1”態；T2導通，T1截止為“0”態；工作原理：4.3隨機存儲器RAM②寫入狀態(X、Y譯碼線為低電平，即T5、T6、T7、T8

均導通)寫“1”：位線2為高電平→B高→T1導通；位線1加低電平→A低→T2截止；寫“0”：位線2為低電平→B低→T1截止。位線1加高電平→A高→T2導通；4.3隨機存儲器RAM③讀出狀態(X、Y譯碼線為低電平，即T5、T6、T7、T8

均導通)讀“1”(T2截止、T1導通)：Vcc從T4到T6、T8使位線2有電流。讀“0”(T1截止、T2導通)：Vcc從T3到T5、T7使位線1有電流；所以，不同的位線上的電流使放大器讀出不同的信息“1”和“0”。4.3隨機存儲器RAM3.靜態MOS存儲器(1)存儲體存儲體用來存儲信息，它由靜態MOS存儲元組成，采用二維矩陣的連接方式，假定X方向有m根選擇線，Y方向有n根選擇線，則存儲矩陣為m×n，在每個X、Y選擇線的交叉點有一個存儲元。一個4×4的存儲矩陣的結構如下圖所示，其中的存儲元見單元電路。圖中，存儲矩陣4×4＝16×1位，是指16個字的同一位，若用8個同樣的存儲矩陣，則可組成16個字、字長為8位的存儲體4.3隨機存儲器RAM4.3隨機存儲器RAM(2)地址譯碼器地址譯碼器的設計方案有兩種：一種是單譯碼，另一種是雙譯碼。單譯碼結構中，地址譯碼器只有一個，譯碼器的輸出，選擇對應的一個字。若地址線數n＝2，譯碼后輸出22＝4個狀態，對應4個地址，每個地址中存一個4位的字。4.3隨機存儲器RAM這種結構有一個缺點，就是當n較大時，譯碼器將變得復雜而龐大，使存儲器的成本迅速上升，性能下降。例如，n＝12時，譯碼器輸出為212根選擇線，每根選擇線還要配一個驅動器。所以，單譯碼結構只適用于小容量存儲器。為了減少驅動器數量、降低成本，存儲器一般采用雙譯碼結構。這種結構中有X和Y兩個方向的譯碼器，如圖所示。4.3隨機存儲器RAM(3)片選和讀／寫控制電路

由于一塊集成芯片的容量有限，要組成一個大容量的存儲器，往往需要將多塊芯片連接起來使用，這就存在某個地址要用到某些芯片，而其它芯片暫時不用的問題，這就是所謂片選。只有片選信號有效時，該芯片才被選中，此片所連的地址線才有效，才能對它進行讀或寫操作。片選和讀／寫控制電路如下圖所示。4.3隨機存儲器RAM4.3隨機存儲器RAM(4)靜態MOS存儲器芯片RAM存儲器芯片有很多種型號，其地址線的引腳數與存儲芯片的單元數有關，數據線的引腳數與存儲芯片的字長有關。另外，每一芯片必須有一片選信號，對于RAM存儲器芯片還必須有一讀／寫信號，加上電源線、地線組成芯片的所有引腳。存儲器芯片的地址范圍是其地址線從全“0”到全“1”進行編碼將大量的存儲單元可以構成一個存儲陣列，參見P109圖4.44.3隨機存儲器RAM二、動態存儲器(DRAM)動態半導體存儲器(DRAM)：它利用電容器存儲電荷的特性來存儲數據，可以提高存儲器芯片的存儲容量，降低成本，減少功耗。但必須不斷地刷新每個存儲單元中存儲的信息。4.3隨機存儲器RAM4.3隨機存儲器RAM寫入：字選擇線為“1”，T管導通，寫入信息由位線(數據線)存入電容C中；讀出：字選擇線為“1”，存儲在電容C上的電荷，通過T輸出到數據線上，通過讀出放大器即可得到存儲信息。為了節省面積，這種單管存儲元電路的電容C不可能做得很大，一般都比數據線上的分布電容CD小。因此，每次讀出后，存儲內容就被破壞。為此，必須采取恢復措施，以便再生原存的信息。單管電路的元件數量少，集成度高，但因讀“1”和“0’’時，數據線上的電平差別很小，需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復雜。4.3隨機存儲器RAM2.動態存儲器的刷新（1）刷新

動態存儲元是依靠柵極電容上有無電荷來表示信息的，但電容的絕緣電阻不是無窮大，因而電荷會泄漏掉。通常，MOS管柵極電容上的電荷只能保持幾個毫秒。為了使已寫入存儲器的信息保持不變，一般每隔一定時間必須對存儲體中的所有記憶單元的柵極電容補充電荷，這個過程就是刷新。4.3隨機存儲器RAM（2）動態存儲器存儲器如何刷新①無論是由刷新控制邏輯產生地址逐行循環地刷新，還是芯片內部自動地刷新，都不依賴于外部的訪問，刷新對CPU是透明的。②刷新通常是一行—行地進行的，每一行中各記憶單元同時被刷新，故刷新操作時僅需要行地址，不需要列地址。③刷新操作類似于讀出操作，但又有所不同。因為刷新操作僅是給柵極電容補充電荷，不需要信息輸出。另外，刷新時不需要加片選信號，即整個存儲器中的所有芯片同時被刷新。4.3隨機存儲器RAM（3）刷新方式常用的刷新方式由三種：集中式、分散式、異步式。設存儲器為1024×1024矩陣，讀／寫周期tc＝200ns，刷新間隔為2ms，那么，在2ms內就有10,000個tc。①集中刷新方式下圖(a)為集中刷新方式的時間分配圖。在2ms內，前一段時間進行讀或寫或保持。保持狀態即未選中狀態，既不讀也不寫。后一段集中進行刷新。用于刷新的時間只需1024個tc，且集中在后段時間。前段8976個tc都用來讀／寫／保持。這種方式的主要缺點是在集中刷新的這段時間內不能進行存取訪問，稱之為死時間

4.3隨機存儲器RAM4.3隨機存儲器RAM②分散刷新方式分散刷新方式如圖(b)所示。它是把系統周期ts分為兩半，前半段用來進行讀或寫或保持，后半段作為刷新時間。這種方式下，每過1024個ts整個存儲器就刷新一次。讀寫周期tc＝200ns，系統周期為400ns，那么，只需409.6μs即可將整個存儲器刷新一遍。顯然，在2ms內可進行多次刷新。因刷新過于頻繁，影響了系統的速度，但它不存在死時間。這種方式不適合于高速存儲器。4.3隨機存儲器RAM③分布刷新方式將以上兩種方式結合起來，便形成異步刷新方式，如圖(c)所示。它是先用要刷新的行數對2ms進行分割，然后再將已分割的每段時間分為兩部分，前段時間用于讀或寫或保持，后一小段時間用于刷新。行數為1024時，可保證每隔2×106/1024≈1953ns刷新一行，取刷新信號周期為1800ns。這樣既充分利用了2ms時間，又能保持系統的高速性。動態隨機存儲存儲器的陣列結構參見P110圖4.9。4.4只讀存儲器ROMDRAM和SRAM均為可任意讀／寫的隨機存儲器，當掉電時，所存儲的內容立即消失，所以是易失性存儲器。而ROM半導體存儲器，即使停電，所存儲的內容也不會丟失。一、掩模式只讀存儲器(ROM)掩模式ROM由芯片制造商在制造時寫入內容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有／無”來表示該存儲單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，其存儲內容是不會改變的，如圖所示。4.4只讀存儲器ROM4.4只讀存儲器ROM二、可編程序的只讀存儲器(PROM)PROM可由用戶根據自己的需要來確定ROM中的內容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”,如圖所示。剛出廠的產品，其熔絲是全部接通的，使用前，用戶根據需要斷開某些單元的熔絲(寫入)。斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲器。掉電后不會影響其所存儲的內容。4.4只讀存儲器ROM4.4只讀存儲器ROM4.4只讀存儲器ROM四、可電擦可編程序只讀存儲器(E2PROM)E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復改寫的次數有限制(因氧化層被磨損)，一般為10萬次。其讀寫操作可按每個位或每個字節進行，類似于SRAM，但每字節的寫入周期要幾毫秒，比SRAM長得多。E2PROM每個存儲單元采用兩個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。4.4只讀存儲器ROM五、快擦除讀寫存儲器(FlashMemory)FlashMemory是在EPROM與E2PROM基礎上發展起來的，它與EPROM一樣，用單管來存儲一位信息，它與E2PROM相同之處是用電來擦除。但是它只能擦除整個區或整個器件。快擦除讀寫存儲器兼有ROM和RAM兩者的性能，又有ROM、DRAM一樣的高密度。目前價格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度(讀)等特性的存儲器。它是近年來發展很快很有前途的存儲器。4.5主存儲器的組成與控制一、主存儲器的基本組織由于每一個集成片的存儲容量終究是有限的，所以需要一定數量的片子按一定方式進行連接后才能組成一個完整的存儲器。1、位擴展位擴展指的是用多個存儲器器件對字長進行擴充。位擴展的連接方式是將多片存儲器的地址、片選、讀寫控制端相應并聯，數據端分別引出。由mK×n1的存儲器芯片組成mK×n2的存儲器，需(n2／n1)片mK×n1的存儲器芯片。4.5主存儲器的組成與控制例4.3由16K×4的存儲器芯片組成16K×8的存儲器，畫出該存儲器的組成邏輯框圖。解：由16K×4的存儲器芯片組成16K×8的存儲器，需(8／4＝2)片16K×4的存儲器芯片，存儲器擴展圖如下圖所示。4.5主存儲器的組成與控制4.5主存儲器的組成與控制2、字擴展字擴展指的是增加存儲器中字的數量。靜態存儲器進行字擴展時，將各芯片的地址線、數據線、讀寫控制線相應并聯，而由片選信號來區分各芯片的地址范圍。由m1K×n的存儲器芯片組成m2K×n的存儲器，需(m2／m1)片m1K×n的存儲器芯片。4.5主存儲器的組成與控制例，由16K×8的存儲器芯片組成64K×8的存儲器，設計出該存儲器的組成邏輯框圖。解：由16K×8的存儲器芯片組成64K×8的存儲器，需(64／16＝4)片16K×8的存儲器芯片。下圖所示是字擴展連接方式圖，其中數據線D0～D7與各片的數據端相連，地址總線低位地址A0～A13與各芯片的14位地址端相連，而兩位高位地址A14、A15經過譯碼器和4個片選端相連。4.5主存儲器的組成與控制4.5主存儲器的組成與控制3、字位同時擴展實際存儲器往往需要字向和位向同時擴充，由m1K×n1的存儲器芯片組成m2K×n2的存儲器，需(m2／m1)×(n2／n1)片m1K×n1的存儲器芯片。

例，用16k×8位的SRAM芯片構成64K×16位的存儲器，要求畫出該存儲器的組成邏輯框圖。4.5主存儲器的組成與控制解：用16k×8位的SRAM芯片構成64K×16位的存儲器，需(64／16×16／8)＝8)片16K×8的存儲器芯片。存儲器容量為64K×16位，其地址線為16位(A15～A0)，數據線16位(D15～D0)，SRAM芯片容量為16K×8位，其地址線為14位，數據線為8位，因此組成存儲器時須字位同時擴展。字擴展采用2：4譯碼器，以16K為一個模塊，共4個模塊。位擴展采用兩片串接。存儲器的組成邏輯框圖如下圖所示。4.5主存儲器的組成與控制4.5主存儲器的組成與控制例：某16位機的主存采用半導體存貯器，地址碼為20位，若使用8K×8位SRAM芯片組成該機所允許的最大主存空間，并選用模塊板結構形式。問：①若每個模板為64K×16位，共需幾個模塊板?②每個模塊內共有多少片RAM芯片?③主存共需多少RAM芯片？CPU如何選擇模塊板？4.5主存儲器的組成與控制解：①由于主存地址碼給定20位，所以最大空間為220=1M，主存的最大容量為1MW。現在每個模塊板的存貯容量為64K×16，所以主存共需1024K/64K=16塊板。②每個模塊板的存貯容量為64K×16，現用8K×8位的SRAM芯片。每塊板采用位并聯與地址串聯相結合的方式：即用2片SRAM芯片拼成8K×16位(共8組)，用地址碼的低13位(A0～A12)直接接到芯片地址輸入端，然后用地址碼的高3位(A15～A13)通過3：8譯碼器輸出分別接到8組芯片的片選端，共8×2=16個SRAM4.5主存儲器的組成與控制③根據前面所得，共需16個模板，每個模板上有16片芯片，故主存共需16×16=256片芯片(SRAM)。CPU選擇各模塊板的方法是：A12～A0為芯片內部地址，A15A14A13為模塊板內部的芯片選擇地址，A19A18A17A16通過4：16譯碼器輸出選擇各模塊。4.5主存儲器的組成與控制4.5主存儲器的組成與控制4.5主存儲器的組成與控制4、主存儲器的設計示例例1：

用8K×8位的ROM芯片和8K×4位的RAM芯片組成存儲器，按字節編址，其中RAM的地址為0000H～5FFFH，ROM地址的地址為C000H～FFFFH，設計出此存儲器組成結構圖及與CPU的連接圖。4.5主存儲器的組成與控制解：RAM的地址范圍展開為：0000000000000000～0101111111111111，A12～A0從0000H～1FFFH，容量為：8K;高位地址A15A14A13從000～010，所以RAM的容量為：8K×3=24K。RAM用8K×4的芯片組成，需8K×4的芯片6片。4.5主存儲器的組成與控制ROM的末地址－首地址=FFFFH－C000H=3FFFH，所以ROM的容量為：214=16K。ROM用8K×8的芯片組成，需8K×8的芯片2片。ROM的地址范圍展開為：1100000000000000～1111111111111111高為地址A15A14A13從110～111。4.5主存儲器的組成與控制4.5主存儲器的組成與控制例2：已知配有一個地址空間為0000H～3FFFH的ROM區域(由一片芯片組成)，現在再用RAM芯片8K×8形成16K×8的RAM區域，起始地址為8000H，RAM芯片有CS和WE信號控制端，CPU的地址總線為A15～A0，數據總線D7～D0，控制信號為MREQ和WE，要求：(1)設計地址譯碼方案(2)將RAM和ROM用CPU連接4.5主存儲器的組成與控制解：已有的ROM區域是16K×8，RAM區域需2片8K×8的芯片，起始地址為8000H。地址分析如下：4.5主存儲器的組成與控制方案一：以內部地址少的為主，地址譯碼方案：用A15A14A13作譯碼器輸入，則

Y0

和Y1選ROM，

Y4選RAM1，

Y5選RAM2。擴展圖與連接圖如圖所示。4.5主存儲器的組成與控制4.5主存儲器的組成與控制方案二：以內部地址多的為主，地址譯碼方案：用A15A14作譯碼器輸入，則Y0

選ROM；Y2選RAM1和RAM2；當A13=0時選RAM1，當A13=1時選RAM2。擴展圖與連接圖如圖示。4.5主存儲器的組成與控制4.5主存儲器的組成與控制例3：用16K×8的芯片設計一個64K×16的存儲器。當B=0時訪問16位數；當B=1時訪問8位數。【相關知識】存儲器的設計，即能按8位訪問，又能按16位訪問【解答】

由于要求存儲器能按字節訪問，即：64K×16=128K×8=217×8，所以地址線需17根，數據線為16根。先設計一個模塊將16K×8擴展成16K×16，內部地址為A14～A1，如圖所示。4.5主存儲器的組成與控制設計方案

設偶存儲體選中時C=1；奇存儲體選中時D=1；4.5主存儲器的組成與控制4.5主存儲器的組成與控制4.5主存儲器的組成與控制例4：用16K×8的芯片設計一個64K×32的存儲器。當B1B0=00時訪問32位數；當B1B0=01時訪問16位數；當B1B0=10時訪問8位數；【相關知識】

存儲器的設計，即能按8位訪問，又能按16位訪問，還能按32位訪問。【解答】由于要求存儲器能按字節訪問，即：64K×32=256K×8=218×8，所以地址線需18根，數據線為32根。4.5主存儲器的組成與控制設存儲體1選中時C=1；存儲體2選中時D=1；存儲體3選中時E=1；存儲體4選中時F=1。設計方案見表。4.5主存儲器的組成與控制4.5主存儲器的組成與控制存儲器結構圖及與CPU連接的示意圖4.5主存儲器的組成與控制二、存儲器的工作周期在與中央處理器連接時，CPU的時序與存儲器的讀、寫周期之間的配合問題是非常重要的。對于已知的RAM存儲片，讀寫周期是已知的。下圖示出RAM芯片的讀周期與寫周期的時序波形圖。4.5主存儲器的組成與控制4.5主存儲器的組成與控制1、讀周期從給出有效地址后，到讀出所選中單元的內容外部數據總線上穩定地出現所需的時間tA稱為讀出時間。讀周期與讀出時間是兩個不同的概念，讀周期時間tRC表示存儲片進行兩次連續讀操作時所必須間隔的時間，它總是大于或等于讀出時間。片選信號CS必須保持到數據穩定輸出，tCO為片選的保持時間。在讀周期中為WE高電平。4.5主存儲器的組成與控制2、寫周期要實現寫操作，必須要求片選CS和寫命令WE信號都為低。要使數據總線上的信息能夠可靠地寫入存儲器，要求CS信號與WE信號相“與”的寬度至少應為tW。為了保證在地址變化期間不會發生錯誤寫入而破壞存儲器的內容，信號在地址變化期間必須為高。為了保證有效數據的可靠寫入，地址有效的時間至少應為tWC＝tAW＋tW＋tWR。為了保證CS和WE變為無效前能把數據可靠地寫入，要求寫入的數據必須在tDW以前，保證在數據總線上已經穩定。4.5主存儲器的組成與控制例，下圖是某SRAM的寫入時序圖，其中是讀／寫命令控制線，當線為低電平時，存儲器按當時地址2450H把數據線上的數據寫入存儲器。請指出圖(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。4.5主存儲器的組成與控制解：在線為低電平時，地址、數據都不能再變化，正確的寫入時序圖如圖(b)。4.5主存儲器的組成與控制4.6多體交叉存儲器一、提高存儲器工作速度的技術多體交叉存儲器是指存儲體內有多個容量相同的存儲模塊，而且各存儲模塊都有各自獨立的地址寄存器、譯碼器和數據寄存器。各模塊可獨立進行工作。交叉存取是指各個模塊的存儲單元交叉編址且存取時間均勻分布在一個存取時間周期內。多個模塊采用交叉編址，連續的地址被安排在不同的模塊中。4.6多體交叉存儲器二、多體交叉存儲器結構4.6多體交叉存儲器三、多體交叉存儲器編址方式

大容量的主存儲器可由多個存儲體組成，每個存儲體有自己獨立的讀寫線路、地址寄存器和數據寄存器，稱為“存儲模塊”。若在M個模塊上交叉編址稱為模M交叉編址。（參見P125圖4.22)若存儲器有M個模塊，每個模塊容量為L，各模塊低位交叉編址，連續分布，第i個模塊的地址編號為：其中：j=0,1,2,…,L-1;i=0,1,2,…,M-14.6多體交叉存儲器地址的模四交叉編址如下：模體地址編址序列對應二進制地址最低二位M0M1M2M30,4,8,12,…,4J+0,…1,5,9,13,…,4J+1,…2,6,10,14,…,4J+2,…3,7,11,15,…,4J+3,…00011011一般模塊數M取2的m次冪，有的機器采用質數個模塊。銀河機的M為31。4.6多體交叉存儲器一般交叉存儲器為了實現流水線方式存儲，每通過τ(τ為總線傳送周期)時間延遲后啟動下一模塊，應滿足T＝mτ，交叉存儲器要求其模塊數>＝m，以保證啟動某模塊后經過mτ時間后再次啟動該模塊時，它的上次存取操作已經完成。這樣連續讀取m個字所需要時間為：t＝T＋(m–1)τ。4.6多體交叉存儲器例1：設存儲器容量為32字，字長64位，模塊數m＝4，分別畫出順序方式和交叉方式組織的存儲器結構和編址示意圖。解：(1)順序方式內存地址格式

43210模塊字存儲器結構和編址示意圖如下圖(a)所示。4.6多體交叉存儲器4.6多體交叉存儲器(2)交叉方式內存地址格式

43210字模塊存儲器結構和編址示意圖如下圖(b)所示。4.6多體交叉存儲器4.6多體交叉存儲器例2：設存儲器容量為4M字，字長32位，模塊數m=4，分別用順序方式和交叉方式進行組織，存儲周期T=200ns，數據總線寬度32位，總線傳送周期=50ns。問順序存儲器和交叉存儲器的平均存取時間、帶寬各是多少？【相關知識】

順序方式和交叉方式存儲器的效率4.6多體交叉存儲器【解答】順序存儲器和交叉存儲器連續讀出m=4個字的信息總量都是：q=32位×4=128位順序存儲器和交叉存儲器連續讀出4個字所需的時間分別是：

T1=mT=4×200ns=800ns=8×10－7(S)T2=T＋(m–1)t=200ns＋3×50ns=350ns=3.5×10－7(S)4.6多體交叉存儲器順序存儲器和交叉存儲器的平均存取時間分別T1a=800na/4=200nsT2a=350ns/4=87.5ns順序存儲器帶寬W1=q/T2=128位/(8×10－7)S=16×107(位/S)交叉存儲器帶寬W2=q/T1=128位/(3.5×10－7)S=36.5×107(位/S)4.6多體交叉存儲器例3：在一個具有八體低位多體交叉的存儲器中，如果處理器的訪存地址為以下八進制。求該存儲器比單體存儲器的平均訪問速率提高多少？（忽略初啟時的延遲）（1）10018、10028、10038、……11008（2）10028、10048、10068、……120084.6多體交叉存儲器解：設存儲器的訪問周期為T。（1）八體低位多體交叉的存儲器訪問順序如下：

10018～10078所需時間=T；10108～10178所需時間=T；

10208～10278所需時間=T；10308～10378所需時