第4章

8086/8088的總線

與時序1a第4章

8086/8088的總線

與時序1a主要內容8086微處理器的組成、引腳功能；8086的CPU系統；8086的時序。2a主要內容8086微處理器的組成、引腳功能；2a§4.18086微處理器主要內容：指令流水線8086外部引線及功能；8086的工作時序。3a§4.18086微處理器主要內容：3a8086的硬件特性（補充）16位微處理器，CMOS型，40引腳DIP封裝16位數據總線，20位地址總線功耗：＋5V，360mA（低功耗型80C86僅需10mA）輸入特性：輸入電流≤0.01mA邏輯0：≤0.8V邏輯1：≥2.0V輸出特性：邏輯0：≤0.45V，最大2.0mA邏輯1：≥2.4V，最大-0.4mA輸出引腳負載能力：74HC、74ALS、74AS、74F負載≤10個74LS負載≤5個74、74S負載≤1個4a8086的硬件特性（補充）16位微處理器，CMOS型，40引一、指令流水線取指令指令譯碼取操作數執行指令存放結果CPU執行一條指令的過程類似于工廠生產流水線，被分解為多個小的步驟，稱為指令流水線。原料調度分配生產線成品倉庫出廠數據和程序指令控制器的調度分配ALU等功能部件處理后的數據存儲器輸出5a一、指令流水線取指令指令譯碼取操作數執行指令存放結果CPU指令流水線指令流水線有兩種運作方式：串行方式：

取指令和執行指令在不同的時刻按順序執行。并行方式：取指令和執行指令可同時執行，需要有能并行工作的硬件的支持。6a指令流水線指令流水線有兩種運作方式：6a串行工作方式8086以前的CPU采用串行工作方式取指令1執行1取指令2執行2CPUBUS忙碌忙碌取指令3執行3忙碌空閑空閑空閑t1t0t2t3t4t56個周期執行了3條指令7a串行工作方式8086以前的CPU采用串行工作方式取指令1執行并行工作方式8086CPU采用并行工作方式取指令1取指令2取指令3取指令4執行1執行2執行3BUS忙碌執行4CPUt1t0t2t3t4t5取指令5執行5忙碌忙碌忙碌忙碌忙碌6個周期執行了5條指令8a并行工作方式8086CPU采用并行工作方式取指令1取指令2取并行操作的前提取指令部件和指令執行部件要能夠并行工作；各部件執行時間基本相同，否則需再細分；取指令部件取出的指令要能暫存在CPU內部某個地方；指令執行部件在需要時總能立即獲得暫存的指令；需要解決轉移指令問題。9a并行操作的前提取指令部件和指令執行部件要能夠并行工作；9a*超級流水線和超標量結構超級流水線指令的執行步驟分得更細，流水線長度更長例如，PIII為14個階段，P4為20個階段有利于提高主頻轉移分支時的效率？解決：分支預測、推測執行超標量結構對流水線中的關鍵“崗位”設置多個相同的執行單元——多個工人完成一道工序P4：倍頻ALU×2，FPU×2（其中一個為并行FPU）AthlonXP：ALU×6，并行FPU×3組10a*超級流水線和超標量結構超級流水線10a8086CPU的特點采用并行流水線工作方式：

通過設置指令預取隊列（IPQ）實現對內存空間實行分段管理：

將內存分段并設置地址段寄存器，以實現對1MB空間的尋址。支持多處理器系統：8087FPU執行部件取指部件11a8086CPU的特點采用并行流水線工作方式：執行部件取指部8086CPU的兩種工作模式8086可工作于兩種模式下，即：

最小模式和最大模式。最小模式不支持8087。存儲器和I/O控制信號全部由CPU產生。最大模式支持8087。CPU的部分信號線被用作8087的控制，因此需要由8288總線控制器來產生這些控制信號。注：80286以后的CPU不再區分這兩種工作模式。12a8086CPU的兩種工作模式8086可工作于兩種模式下，即最小模式下的連接示意圖8086CPU??控制總線數據總線地址總線地址鎖存器數據總線緩沖器ALE時鐘發生器8284A地址/數據8286（或74LS245）8282（或74LS373）三片Vcc

MN/MXDENDT/R13a最小模式下的連接示意圖8086?控制總線數據總線地址總線地址最大模式下的連接示意圖8088CPU數據總線地址總線地址鎖存器數據總線緩沖器時鐘發生器總線控制器控制總線8284A8288ALECLK

MN/MX82828286GND14a最大模式下的連接示意圖8088數據總線地址總線地址數據總線緩8288總線控制器最大模式下，8288總線控制器產生某些CPU不再提供的控制信號。8288產生的信號包括：獨立的I/O控制命令：IORC、IOWC獨立的存儲器控制命令：MRDC、MWTC中斷響應信號和總線控制信號以上三組信號取代了最小模式的：ALE、WR、IO/M、DT/R、DEN、INTA15a8288總線控制器最大模式下，8288總線控制器產生某些C8288總線控制器邏輯框圖控制邏輯命令信號產生器控制信號產生器狀態譯碼器S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控級連/IO設備數據輸出控制信號IOB=0時，PIC主控級連；否則，用于允許I/O總線收發器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）16a8288總線控制器邏輯框圖控制命令控制狀態S0CLKDT/二、8086CPU的引線及功能17a二、8086CPU的引線及功能17a18a18a二、8086CPU的引線及功能引腳定義的方法可大致分為：每個引腳只傳送一種信息（如RD）電平的高低代表不同的含義（如M/IO）在不同模式下有不同的名稱和定義（如WR/LOCK）分時復用引腳（如AD15～AD0）引腳的輸入、輸出分別傳送不同的信息（如RQ/GT0）19a二、8086CPU的引線及功能引腳定義的方法可大致分為：19最小模式下的主要引線MN/MX

工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。20a最小模式下的主要引線MN/MX工作模式控制20a最小模式下的主要引線地址總線、數據總線：AD15～AD0：三態地址/數據復用引腳。ALE=1時作為地址線A16～A0，ALE=0時作為數據線D16～D0。傳送地址時為輸出，傳送數據時為雙向。A19-A16/S6-S3：輸出，三態地址/狀態復用引腳。ALE=1時作為地址線A19～A16，ALE=0時作為控制信號。21a最小模式下的主要引線地址總線、數據總線：21a最小模式下的主要引線控制信號：WR：輸出，三態寫選通信號，表示CPU正在寫數據到MEM或I/O設備。RD：輸出，三態讀信號，表示CPU正在從總線上讀來自于MEM或I/O設備的數據。M/IO：輸出，三態區分是讀寫存儲器還是讀寫I/O端口（即地址總線上的地址是存儲器地址還是I/O端口地址）。22a最小模式下的主要引線控制信號：22a最小模式下的主要引線DEN：輸出，三態數據總線允許信號。用來打開外部數據總線緩沖器。DT/R：輸出，三態表明CPU正在傳送還是接收數據，用來作為外部數據總線緩沖器的方向控制；ALE：輸出地址鎖存允許信號，表示地址/數據總線上傳輸的是地址信號。以上三個信號的用法見下頁圖23a最小模式下的主要引線DEN：輸出，三態以上三個信號的用法見下數據/地址分離電路(最小模式)8282或’3738086BHE/S7A19-A16/S6-S3AD15-AD0OE8286或’245OEDIRD15-D0DT/RALESTBA19-A0BHE地址總線數據總線DENCPU總線系統總線24a數據/地址分離電路(最小模式)8282或’3738086BH最小模式下的主要引線RESET：輸入復位信號，保持4個以上時鐘周期的高電平時將引起CPU進入復位過程（IF清0，并從存儲單元FFFF0H開始執行指令）；BHE/S7：輸出高8位數據總線允許。在讀/寫操作期間允許高8位數據總線D16～D8有效（即讀/寫數據的高8位）。READY：輸入準備就緒。用于與存儲器或I/O接口的同步。=0時CPU進入等待狀態（插入1個或多個等待周期）。25a最小模式下的主要引線RESET：輸入25aREADY引腳的作用總線周期T2T1T3T4時鐘周期總線周期T2T1T3TwaitT4標準總線周期增加了等待狀態的總線周期若在T3周期上升沿檢測到READY=0，將插入等待周期，插入的個數取決于READY何時變為1。采樣26aREADY引腳的作用總線周期T2T1T3T4時鐘周期總線周期中斷請求和響應信號INTR：輸入可屏蔽中斷請求輸入端，CPU要檢查IF狀態NMI：輸入非屏蔽中斷請求輸入端，CPU不檢查IF狀態INTA：輸出中斷響應信號，表示CPU已進入中斷響應周期。此信號常用來選通中斷向量號。27a中斷請求和響應信號INTR：輸入27a總線保持信號HOLD：輸入總線保持請求。用來直接存儲器存取(DMA)。當CPU以外的其他設備要求占用總線以便訪問存儲器時，通過此引腳向CPU發出請求。HOLD=1時，CPU停止執行指令，并將地址/數據總線和控制總線中的所有三態控制線置為高阻狀態。HLDA：輸出總線保持響應。CPU對HOLD信號的響應信號。指示CPU已進入保持狀態。28a總線保持信號HOLD：輸入28a其他信號TEST：輸入測試信號。執行WAIT指令時將測試此引腳的狀態。=0時，WAIT指令相當于空操作(NOP)。=1時，WAIT指令將重復測試直到它變為0。通常此引腳與8087算術協處理器相連。CLK：輸入時鐘引腳。為CPU提供基本的定時信號。占空比必須為33％(高1/3，低2/3)。29a其他信號TEST：輸入29a三、8086CPU的內部結構（第一章已講述，回顧一下）8086內部由兩部分組成：執行單元（EU）總線接口單元（BIU）結構30a三、8086CPU的內部結構（第一章已講述，回顧一下）808執行單元功能：執行指令，具體操作如下

從IPQ中取指令代碼

譯碼

完成指定的操作

結果保存到目的操作數

運算特征保存在標志寄存器FLAGS（僅對影響標志的指令）31a執行單元功能：執行指令，具體操作如下31a總線接口單元功能：從內存中取指令到指令預取隊列IPQ；負責與內存或I/O接口之間的數據傳送；在執行轉移指令時，BIU將清除IPQ，然后從轉移的目的地址處開始取指令并重新填充IPQ。32a總線接口單元功能：32a8086結構特點小結有EU和BIU兩個獨立的、同時運行的部件二者通過IPQ構成一個兩工位流水線指令被EU和BIU按流水線方式處理：提高了CPU的運行速度；提高了CPU的執行效率；降低了對存儲器存取速度的要求。33a8086結構特點小結有EU和BIU兩個獨立的、同時運行的部件4.38086的工作時序工作時序分為很多小的時間片:時鐘周期

一個時鐘脈沖所持續的時間。時鐘周期越短，CPU執行速度越快。總線周期

通過總線對存儲器或I/O接口進行一次訪問所需要的時間。一般包括4個時鐘周期。

在5MHz的工作頻率時，一個標準總線周期為0.8μs。34a4.38086的工作時序工作時序分為很多小的時間片:34a總線周期中各時鐘周期的操作T1周期CPU向存儲器或I/O發送地址CPU向地址/數據分離器（地址鎖存器）發送ALE信號T2周期給存儲器或I/O發送寫入的數據測試READY引腳狀態，以決定是否插入等待周期發出RD或WR信號T3周期等待存儲器或I/O存取數據完成使數據在CPU與存儲器或I/O之間傳輸T4周期寫入數據讀/寫總線周期的信號波形見下頁圖。35a總線周期中各時鐘周期的操作T1周期讀/寫總線周期的信號波形見數據寫入存儲器時的總線操作

——寫總線周期①由ALE信號將地址鎖存到地址鎖存器②DEN=0并且DT/R=1時打開總線緩沖器，將其放到系統數據總線上③此信號與M/IO信號共同構成存儲器寫控制信號，將數據寫入存儲器36a數據寫入存儲器時的總線操作

——寫總線周期①由ALE信號將地數據從存儲器讀出的總線操作

——讀總線周期③DEN=0并且DT/R=0時打開總線緩沖器，將其放到CPU總線上，供CPU讀入較完整的讀總線周期②此信號與M/IO信號共同構成存儲器讀控制信號①由ALE信號將地址鎖存到地址鎖存器37a數據從存儲器讀出的總線操作

——讀總線周期③DEN=0并且D補充：80386CPU主要特性：全32位結構(ALU、BUS、Reg)，可處理8/16/32位數據物理尋址空間232字節（4GB）外部數據總線傳輸率為33MB/s片內集成MMU，支持段式或頁式虛擬存儲管理和特權保護虛存空間64TB，1MB或4GB/段，16384段/任務4級特權層：一般OS為0、1、2級，用戶程序為3級實地址方式、虛擬8086方式和保護方式硬件支持多任務，一條指令可完成任務轉換，轉換時間≤17us更先進的流水線結構：16字節指令隊列時鐘速度：16～33MHz38a補充：80386CPU主要特性：38a1.內部結構分三個部分：總線接口單元（BIU）與存儲器和接口間的數據傳送中央處理單元（CPU）指令預取部件、指令譯碼部件、執行部件指令譯碼和執行存儲器管理單元（MMU）段管理部件、頁管理部件地址轉換、虛存管理內部結構39a1.內部結構分三個部分：內部結構39a2.主要引線功能D0～D31：雙向，32位數據總線

；A2～A31：輸出，30位地址總線；BE0～BE3

：字節選通輸出，與30位地址線結合可相當于32位地址；W/R：輸出，寫/讀控制信號；D/C：輸出，數據傳送周期/控制周期；BS16：輸入，有效則總線寬度為16位；ADS：輸出，地址信號有效；NA：輸入，下一地址請求信號；其他信號與8086基本一致40a2.主要引線功能D0～D31：雙向，32位數據總線；80386的工作模式小結實模式只允許CPU訪問第一個1MB存儲器空間實模式存儲器/常規內存每次加電/復位后默認的工作方式存儲單元的地址都由“段＋偏移”組成保護模式允許CPU訪問所有存儲器空間段地址由描述符提供，描述符由選擇子在描述符表中選擇分頁機制虛擬8086模式在保護模式下模擬多個8086工作環境地址轉換41a80386的工作模式小結實模式地址轉換41a三、Pentium4CPU簡介物理特性（三個版本）2000.8Willamette0.18u鋁工藝1.4GHz～

2.0GHzSocket423/3400萬晶體管，Socket478/4200萬晶體管FSB400/533MHz12KμOps+8KBL1+256KBL22001.2Northwood0.13u鋁/銅工藝1.6GHz～

3.06GHzSocket478，5500萬晶體管FSB

533/800MHz12KμOps+8KBL1+512KBL2+2MBL3(XE版本)2004.2Prescott0.09u銅工藝2.8GHz～？Socket478/SocketT，12500萬晶體管FSB800MHz16KμOps+16KBL1+1MBL242a三、Pentium4CPU簡介物理特性（三個版本）42aPentium4CPU簡介Netburst體系結構2個2xALU＋1個1xALU，兩個2x

AGU(地址)超級流水線，20級高級動態執行亂序執行：一條指令暫時不能執行時，后面的指令可繼續執行推測執行：為保證流水線不間斷，先執行再判斷，發現預測錯誤時再返回錯誤點重新開始同時執行126條指令同時執行48個讀取操作和24個存儲操作增強的分支預測能力分支目標緩存BTB，可追蹤4096個分支目標地址新型緩存體系結構12K微指令追蹤緩存，存放已執行過的指令，以便分支預測錯誤時能夠立即恢復到錯誤的分支點8KBL1數據緩存256KB～512KBL2高級傳輸緩存4倍速總線接口總線頻率100MHz（133MHz）*4＝400MHz（533MHz）FSB43aPentium4CPU簡介Netburst體系結構43aPentium4CPU簡介增強的單指令多數據流指令集SSE2144條128位多媒體指令128位整數運算、128位雙精度浮點運算改善了視頻、音頻、3D圖形、網絡等領域的數據處理能力存儲管理基本同80386基本運行環境44aPentium4CPU簡介增強的單指令多數據流指令集SS第4章

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與時序45a第4章

8086/8088的總線

與時序1a主要內容8086微處理器的組成、引腳功能；8086的CPU系統；8086的時序。46a主要內容8086微處理器的組成、引腳功能；2a§4.18086微處理器主要內容：指令流水線8086外部引線及功能；8086的工作時序。47a§4.18086微處理器主要內容：3a8086的硬件特性（補充）16位微處理器，CMOS型，40引腳DIP封裝16位數據總線，20位地址總線功耗：＋5V，360mA（低功耗型80C86僅需10mA）輸入特性：輸入電流≤0.01mA邏輯0：≤0.8V邏輯1：≥2.0V輸出特性：邏輯0：≤0.45V，最大2.0mA邏輯1：≥2.4V，最大-0.4mA輸出引腳負載能力：74HC、74ALS、74AS、74F負載≤10個74LS負載≤5個74、74S負載≤1個48a8086的硬件特性（補充）16位微處理器，CMOS型，40引一、指令流水線取指令指令譯碼取操作數執行指令存放結果CPU執行一條指令的過程類似于工廠生產流水線，被分解為多個小的步驟，稱為指令流水線。原料調度分配生產線成品倉庫出廠數據和程序指令控制器的調度分配ALU等功能部件處理后的數據存儲器輸出49a一、指令流水線取指令指令譯碼取操作數執行指令存放結果CPU指令流水線指令流水線有兩種運作方式：串行方式：

取指令和執行指令在不同的時刻按順序執行。并行方式：取指令和執行指令可同時執行，需要有能并行工作的硬件的支持。50a指令流水線指令流水線有兩種運作方式：6a串行工作方式8086以前的CPU采用串行工作方式取指令1執行1取指令2執行2CPUBUS忙碌忙碌取指令3執行3忙碌空閑空閑空閑t1t0t2t3t4t56個周期執行了3條指令51a串行工作方式8086以前的CPU采用串行工作方式取指令1執行并行工作方式8086CPU采用并行工作方式取指令1取指令2取指令3取指令4執行1執行2執行3BUS忙碌執行4CPUt1t0t2t3t4t5取指令5執行5忙碌忙碌忙碌忙碌忙碌6個周期執行了5條指令52a并行工作方式8086CPU采用并行工作方式取指令1取指令2取并行操作的前提取指令部件和指令執行部件要能夠并行工作；各部件執行時間基本相同，否則需再細分；取指令部件取出的指令要能暫存在CPU內部某個地方；指令執行部件在需要時總能立即獲得暫存的指令；需要解決轉移指令問題。53a并行操作的前提取指令部件和指令執行部件要能夠并行工作；9a*超級流水線和超標量結構超級流水線指令的執行步驟分得更細，流水線長度更長例如，PIII為14個階段，P4為20個階段有利于提高主頻轉移分支時的效率？解決：分支預測、推測執行超標量結構對流水線中的關鍵“崗位”設置多個相同的執行單元——多個工人完成一道工序P4：倍頻ALU×2，FPU×2（其中一個為并行FPU）AthlonXP：ALU×6，并行FPU×3組54a*超級流水線和超標量結構超級流水線10a8086CPU的特點采用并行流水線工作方式：

通過設置指令預取隊列（IPQ）實現對內存空間實行分段管理：

將內存分段并設置地址段寄存器，以實現對1MB空間的尋址。支持多處理器系統：8087FPU執行部件取指部件55a8086CPU的特點采用并行流水線工作方式：執行部件取指部8086CPU的兩種工作模式8086可工作于兩種模式下，即：

最小模式和最大模式。最小模式不支持8087。存儲器和I/O控制信號全部由CPU產生。最大模式支持8087。CPU的部分信號線被用作8087的控制，因此需要由8288總線控制器來產生這些控制信號。注：80286以后的CPU不再區分這兩種工作模式。56a8086CPU的兩種工作模式8086可工作于兩種模式下，即最小模式下的連接示意圖8086CPU??控制總線數據總線地址總線地址鎖存器數據總線緩沖器ALE時鐘發生器8284A地址/數據8286（或74LS245）8282（或74LS373）三片Vcc

MN/MXDENDT/R57a最小模式下的連接示意圖8086?控制總線數據總線地址總線地址最大模式下的連接示意圖8088CPU數據總線地址總線地址鎖存器數據總線緩沖器時鐘發生器總線控制器控制總線8284A8288ALECLK

MN/MX82828286GND58a最大模式下的連接示意圖8088數據總線地址總線地址數據總線緩8288總線控制器最大模式下，8288總線控制器產生某些CPU不再提供的控制信號。8288產生的信號包括：獨立的I/O控制命令：IORC、IOWC獨立的存儲器控制命令：MRDC、MWTC中斷響應信號和總線控制信號以上三組信號取代了最小模式的：ALE、WR、IO/M、DT/R、DEN、INTA59a8288總線控制器最大模式下，8288總線控制器產生某些C8288總線控制器邏輯框圖控制邏輯命令信號產生器控制信號產生器狀態譯碼器S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控級連/IO設備數據輸出控制信號IOB=0時，PIC主控級連；否則，用于允許I/O總線收發器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）60a8288總線控制器邏輯框圖控制命令控制狀態S0CLKDT/二、8086CPU的引線及功能61a二、8086CPU的引線及功能17a62a18a二、8086CPU的引線及功能引腳定義的方法可大致分為：每個引腳只傳送一種信息（如RD）電平的高低代表不同的含義（如M/IO）在不同模式下有不同的名稱和定義（如WR/LOCK）分時復用引腳（如AD15～AD0）引腳的輸入、輸出分別傳送不同的信息（如RQ/GT0）63a二、8086CPU的引線及功能引腳定義的方法可大致分為：19最小模式下的主要引線MN/MX

工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。64a最小模式下的主要引線MN/MX工作模式控制20a最小模式下的主要引線地址總線、數據總線：AD15～AD0：三態地址/數據復用引腳。ALE=1時作為地址線A16～A0，ALE=0時作為數據線D16～D0。傳送地址時為輸出，傳送數據時為雙向。A19-A16/S6-S3：輸出，三態地址/狀態復用引腳。ALE=1時作為地址線A19～A16，ALE=0時作為控制信號。65a最小模式下的主要引線地址總線、數據總線：21a最小模式下的主要引線控制信號：WR：輸出，三態寫選通信號，表示CPU正在寫數據到MEM或I/O設備。RD：輸出，三態讀信號，表示CPU正在從總線上讀來自于MEM或I/O設備的數據。M/IO：輸出，三態區分是讀寫存儲器還是讀寫I/O端口（即地址總線上的地址是存儲器地址還是I/O端口地址）。66a最小模式下的主要引線控制信號：22a最小模式下的主要引線DEN：輸出，三態數據總線允許信號。用來打開外部數據總線緩沖器。DT/R：輸出，三態表明CPU正在傳送還是接收數據，用來作為外部數據總線緩沖器的方向控制；ALE：輸出地址鎖存允許信號，表示地址/數據總線上傳輸的是地址信號。以上三個信號的用法見下頁圖67a最小模式下的主要引線DEN：輸出，三態以上三個信號的用法見下數據/地址分離電路(最小模式)8282或’3738086BHE/S7A19-A16/S6-S3AD15-AD0OE8286或’245OEDIRD15-D0DT/RALESTBA19-A0BHE地址總線數據總線DENCPU總線系統總線68a數據/地址分離電路(最小模式)8282或’3738086BH最小模式下的主要引線RESET：輸入復位信號，保持4個以上時鐘周期的高電平時將引起CPU進入復位過程（IF清0，并從存儲單元FFFF0H開始執行指令）；BHE/S7：輸出高8位數據總線允許。在讀/寫操作期間允許高8位數據總線D16～D8有效（即讀/寫數據的高8位）。READY：輸入準備就緒。用于與存儲器或I/O接口的同步。=0時CPU進入等待狀態（插入1個或多個等待周期）。69a最小模式下的主要引線RESET：輸入25aREADY引腳的作用總線周期T2T1T3T4時鐘周期總線周期T2T1T3TwaitT4標準總線周期增加了等待狀態的總線周期若在T3周期上升沿檢測到READY=0，將插入等待周期，插入的個數取決于READY何時變為1。采樣70aREADY引腳的作用總線周期T2T1T3T4時鐘周期總線周期中斷請求和響應信號INTR：輸入可屏蔽中斷請求輸入端，CPU要檢查IF狀態NMI：輸入非屏蔽中斷請求輸入端，CPU不檢查IF狀態INTA：輸出中斷響應信號，表示CPU已進入中斷響應周期。此信號常用來選通中斷向量號。71a中斷請求和響應信號INTR：輸入27a總線保持信號HOLD：輸入總線保持請求。用來直接存儲器存取(DMA)。當CPU以外的其他設備要求占用總線以便訪問存儲器時，通過此引腳向CPU發出請求。HOLD=1時，CPU停止執行指令，并將地址/數據總線和控制總線中的所有三態控制線置為高阻狀態。HLDA：輸出總線保持響應。CPU對HOLD信號的響應信號。指示CPU已進入保持狀態。72a總線保持信號HOLD：輸入28a其他信號TEST：輸入測試信號。執行WAIT指令時將測試此引腳的狀態。=0時，WAIT指令相當于空操作(NOP)。=1時，WAIT指令將重復測試直到它變為0。通常此引腳與8087算術協處理器相連。CLK：輸入時鐘引腳。為CPU提供基本的定時信號。占空比必須為33％(高1/3，低2/3)。73a其他信號TEST：輸入29a三、8086CPU的內部結構（第一章已講述，回顧一下）8086內部由兩部分組成：執行單元（EU）總線接口單元（BIU）結構74a三、8086CPU的內部結構（第一章已講述，回顧一下）808執行單元功能：執行指令，具體操作如下

從IPQ中取指令代碼

譯碼

完成指定的操作

結果保存到目的操作數

運算特征保存在標志寄存器FLAGS（僅對影響標志的指令）75a執行單元功能：執行指令，具體操作如下31a總線接口單元功能：從內存中取指令到指令預取隊列IPQ；負責與內存或I/O接口之間的數據傳送；在執行轉移指令時，BIU將清除IPQ，然后從轉移的目的地址處開始取指令并重新填充IPQ。76a總線接口單元功能：32a8086結構特點小結有EU和BIU兩個獨立的、同時運行的部件二者通過IPQ構成一個兩工位流水線指令被EU和BIU按流水線方式處理：提高了CPU的運行速度；提高了CPU的執行效率；降低了對存儲器存取速度的要求。77a8086結構特點小結有EU和BIU兩個獨立的、同時運行的部件4.38086的工作時序工作時序分為很多小的時間片:時鐘周期

一個時鐘脈沖所持續的時間。時鐘周期越短，CPU執行速度越快。總線周期

通過總線對存儲器或I/O接口進行一次訪問所需要的時間。一般包括4個時鐘周期。

在5MHz的工作頻率時，一個標準總線周期為0.8μs。78a4.38086的工作時序工作時序分為很多小的時間片:34a總線周期中各時鐘周期的操作T1周期CPU向存儲器或I/O發送地址CPU向地址/數據分離器（地址鎖存器）發送ALE信號T2周期給存儲器或I/O發送寫入的數據測試READY引腳狀態，以決定是否插入等待周期發出RD或WR信號T3周期等待存儲器或I/O存取數據完成使數據在CPU與存儲器或I/O之間傳輸T4周期寫入數據讀/寫總線周期的信號波形見下頁圖。79a總線周期中各時鐘周期的操作T1周期讀/寫總線周期的信號波形見數據寫入存儲器時的總線操作

——寫總線周期①由ALE信號將地址鎖存到地址鎖存器②DEN=0并且DT/R=1時打開總線緩沖器，將其放到系統數據總線上③此信號與M/IO信號共同構成存儲器寫控制信號，將數據寫入存儲器80a數據寫入存儲器時的總線操作

——寫總線周期①由ALE信號將地數據從存儲器讀出的總線操作

——讀總線周期③DEN=0并且DT/R=0時打開總線緩沖器，將其放到CPU總線上，供CPU讀入較完整的讀總線周期②此信號與M/IO信號共同構成存儲器讀控制信號①由ALE信號將地址鎖存到地址鎖存器81a數據從存儲器讀出的總線操作

——讀總線周期③DEN=0并且D補充：80386CPU主要特性：全32位結構(ALU、BUS、Reg)，可處理8/16/32位數據物理尋址空間232字節（4GB）外部數據總線傳輸率為33MB/s片內集成MMU，支持段式或頁式虛擬存儲管理和特權保護虛存空間64TB，1MB或4GB/段，16384段/任務4級特權層：一般OS為0、1、2級，用戶程序為3級實地址方式、虛擬8086方式和保護方式硬件支持多任務，一條指令可完成任務轉換，轉換時間≤17us更先進的流水線結構：16字節指令隊列時鐘速度：16～33MHz82a補充：80386CPU主要特性：38a1.內部結構分三個部分：總線接口