第一章

數字系統硬件設計概述電子系統電子系統——由若干相互聯接、相互作用的基本電路組成的具有特定功能的電路整體。一般可以把電子系統看成由兩大部分組成：模擬子系統和數字子系統模擬系統：傳感、高低頻放大、模／數、數／模變換以及執行機構等；數字系統：信息處理、決策、控制。但是，對于軟硬結合的電子系統而言，它的信息處理、決策與控制部分大部分可內含有CPU的微處理機(如單片機)的電子系統來實現。數字系統vs模擬系統數字系統與模擬系統相比，具有如下特點。①穩定性。數字系統所加工處理的信息是離散的數字量，對用來構成系統的電子元器件要求不高，即能以較低的硬件實現較高的性能。②精確性。數字系統中可用增加數據位數或長度來達到數據處理和傳輸的精確度。③可靠性。數字系統中可采用檢錯、糾錯和編碼等信息冗余技術，以及多機并行工作等硬件冗余技術來提高系統的可靠性。④模塊化。把系統分成不同功能模塊，由相應的功能部件來實現，從而使系統的設計、試制、生產、調試和維護都十分方便。1.1傳統的系統硬件設計方法

在計算機輔助電子系統設計出現以前，人們一直采用傳統的硬件電路設計方法來設計系統的硬件。這種硬件設計方法主要有以下幾個主要特征。?采用自下至上（BottomUP）的設計方法?采用通用的邏輯元、器件?

在系統硬件設計的后期進行仿真和調試?主要設計文件是電原理圖自下至上的硬件電路設計方法的主要步驟1、根據系統對硬件的要求，編制技術規格書；2、劃分功能模塊，并畫出系統的功能框圖；3、選擇合適元器件，設計各功能模塊的電路；4、將各功能模塊連接起來再進行系統的調試，最后完成整個系統的硬件設計。可見，系統硬件的設計是從選擇具體元、器件開始的，并用這些元、器件進行邏輯電路設計，完成系統各功能模塊設計，然后再將各功能模塊連接起來，完成整個系統的硬件設計。

上述過程從最底層開始設計，直至到最高層設計完畢，故將這種設計方法稱為自下至上的設計方法。用自下至上的設計方法設計一個三人表決器第一步：分析系統。第二步：選擇邏輯元器件，進行電路設計。列真值表畫卡諾圖化簡并寫出邏輯函數表達式畫邏輯電路圖組合邏輯電路設計方法——自下至上設計步驟：（1）確定輸入、輸出變量，建立描述邏輯問題的真值表（2）由真值表寫出邏輯函數表達式；(如：用最小項積之和的形式）（3）對輸出邏輯函數進行化簡（4）畫出邏輯電路圖

1.2利用硬件描述語（HDL）的硬件電路設計方法

代表性的硬件電路描述語言：VHDL語言，VerilogHDL語言。

硬件描述語言：就是可以描述硬件電路的功能，信號連接關系及定時關系的語言。它能比電原理圖更有效地表示硬件電路的特性。硬件描述語言HDL，是一種用形式化方法描述數字電路和系統的語言。利用這種語言，數字電路系統的設計可以從上層到下層逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用EDA工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表，再用專用集成電路ASIC或可編程邏輯器件自動布局布線工具，把網表轉換為要實現的具體電路布線結構。★

硬件描述語言

◆

ABEL◆

AHDL

◆

VerilogHDL◆

VHDL美國國防部在80年代初提出了VHSIC（VeryHighSpeedIntegratedCircuit）計劃，其目標之一是為下一代集成電路的生產，實現階段性的工藝極限以及完成10萬門級以上的設計，建立一項新的描述方法。1981年提出了一種新的HDL，稱之為VHSICHardwareDescriptionLanguage，簡稱為VHDL。IEEE標準VHDL1981年美國國防部開始開發1987IEEE標準化IEEE-1076-19871993修訂IEEE-1076-1993提供從門級到系統級的硬件建模VHSIC(VeryHighSpeedIntegratedCircuit)

HardwareDescriptionLanguage★

VHDL語言的主要優點

◆是一種多層次的硬件描述語言，覆蓋面廣，描述能力強。即設計的原始描述可以是非常簡練的描述，經過層層細化求精，最終成為可直接付諸生產的電路級或版圖參數描述，整個過程都可以在VHDL的環境下進行。

◆

VHDL有良好的可讀性，即可以被計算機接受，也容易被理解用VHDL書寫的原文件，既是程序，又是文檔，既是技術人員之間交換信息的文件，又可作為合同簽約者之間的文件。

◆

VHDL本身的生命期長。因為VHDL的硬件描述與工藝技術無關，不會因工藝變化而使描述過時。與工藝技術有關的參數可通過VHDL提供的屬性加以描述，工藝改變時，只需修改相應程序中的屬性參數即可。◆

支持大規模設計的分解和已有設計的再利用。一個大規模設計不可能一個人獨立完成，它將由多人，多項目組來共同完成。VHDL為設計的分解和設計的再利用提供了有力的支持。

◆

VHDL已成為IEEE承認的一個工業標準，事實上已成為通用硬件描述語言。

VHDL語言程序的五個組成部分庫說明包集合說明實體說明構造體描述配置語句庫存放已編譯的實體、構造體、包集合、和配置。相當于書庫。包集合存放各設計模塊能共享的數據類型、常數和子程序。相當于書架。實體用于說明所設計的系統的外部接口信號。構造體用于描述系統內部的結構和行為。配置用于從庫中選取所需單元來組成系統設計的不同版本。基本單元LIBRARY庫名；USE庫名.包集合名.項目名;ENTITY

實體名

IS

[類屬參數說明]；

[端口說明]；END

ENTITY實體名；ARCHITECTURE

構造體名

OF實體名

IS

[定義語句]內部信號，常數，數據類型，函數等的定義；BEGIN

[處理語句]；END

ARCHITECTURE構造體名；VHDL語言程序書寫基本格式1.2.1電原理圖表示與VHDL語言描述的比較二選一選擇器1.2.2利用HDL語言設計系統硬件的特點?采用自上至下（TopDown）的設計方法?系統中可大量采用ASIC芯片?

采用系統早期仿真?降低了硬件電路設計難度?主要設計文件是用HDL語言編寫的源程序1.2.3采用自上至下（TopDown）的設計方法

所謂自上至下的設計方法，就是從系統總體要求出發，自上至下地逐步將設計內容細化，最后完成系統硬件的整體設計。

在利用HDL的硬件設計方法中，設計者將自上至下分成3個層次對系統硬件進行設計。第一層次：行為描述。第二層次：RTL方式描述。第三層次：邏輯綜合。行為描述(Behaviour)

行為描述，實質上就是對整個系統的數學模型的描述。對系統進行行為描述的目的是試圖在系統設計的初始階段，通過對系統行為描述的仿真來發現設計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用什么方法來實現。考慮更多的是系統的結構及其工作過程是否能達到系統設計規格書的要求。RTL(RegisterTranslation)方式描述

RTL方式描述稱為寄存器傳輸描述（又稱數據流描述）。用行為方式描述的系統結構的程序，其抽象程度高，難以直接映射到具體邏輯元件結構的硬件實現的。在把行為方式描述的程序改寫為RTL方式描述的程序時，編程人員必須深入了解邏輯綜合工具的詳細說明和具體規定，這樣才能編寫出合格的RTL方式描述的程序。在完成編寫RTL方式的描述程序以后，再用仿真工具對RTL方式描述的程序進行仿真。如果通過這一步仿真，那么就可以利用邏輯綜合工具進行綜合了。邏輯綜合（LogicSynthesis)

邏輯綜合這一階段是利用邏輯綜合工具，將RTL方式描述的程序轉換成用基本邏輯元件表示的文件（門級網絡表）。由邏輯綜合工具產生門級網絡表后，在最終完成硬件設計時，還可以有兩種選擇。第一種是由自動布線程序將網絡表轉換成相應的ASIC芯片的制造工藝，做出ASIC芯片。第二種是將網絡表轉換成FPGA（現成可編程門陣列）的編程碼點，利用FPGA完成硬件電路設計。自上至下設計系統硬件的過程規格設計行為級描述行為級仿真RTL級描述RTL級仿真邏輯綜合、優化門級仿真、定時檢查輸出門級網表

由設計過程可知，從總體行為設計開始到最終邏輯綜合，形成網絡表為止，每一步都要進行仿真檢查，這樣有利于盡早發現系統設計中存在的問題，從而可以大大縮短系統硬件的設計周期。這是用HDL語言設計系統硬件的最突出的優點之一。VerilogHDL是在1983年由GDA(Gate

WayDesignAutomation)公司的Philmoorby首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。1986年Moorby

推出了用于快速門級仿真的商用仿真器VrtilogXL，促使VerilogHDL語言得到迅速發展。1989年Cadence公司收購了GDA

公司，VerilogHDL成為Cadence公司的私有財產。1990

年Cadence公司公開VerilogHDL語言。基于VerilogHDL優越性，IEEE

于1995年制定了VerilogHDL的IEEE標準，即VerilogHDL

1364-1995。1.3VerilogHDLVHDL語言和VerilogHDL語言各有所長，市場占有量也相差不多。VerilogHDL易學易用、語法自由。早期為ASIC設計而開發，通常適于寄存器傳輸級(RTL)和門電路級的描述，是一種較低級的描述語言。VHDL語法嚴謹、層次清晰。通常適于行為（功能）級和寄存器傳輸級(RTL)的描述，是一種高級描述語言，最適合于描述系統功能。大多數EDA軟件都支持這兩種硬件描述語言。

VHDL和Verilog的比較

名詞解釋CPLD?CPLD：ComplexProgrammableLogicDevice復雜可編程邏輯器件FPGA?FPGA：FieldProgrammableGateArray現場可編程門陣列擴展GAL?PLD?GAL:GenericArrayLogic通用陣列邏輯PLD：ProgrammableLogicDevice可編程邏輯器件

名詞解釋AISC?SOC?ASIC：專用IC。是指為特定的用戶、某種專門或特別的用途而設計的芯片組。SOC:片上系統。隨IC設計與工藝的提高，使原先由許多IC組成的電子系統可集成到一個芯片上，構成SOC。SOPC?SOPC:可編程的片上系統。是Altera公司提出來的一種靈活、高效的SOC解決方案。也可認為是基于FPGA解決方案的SOC。擴展EDA?EDA：

電子設計自動化。就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。擴展三、EDA技術的應用ASIC設計ASIC（ApplicationSpecificIntergratedCircuits）專用集成電路是EDA技術應用在電子系統設計的高端產物。這種芯片的集成度極高，有全定制和半定制兩種。四、EDA工程的設計流程1、設計輸入(圖形、文本、波形等形式)

2、邏輯綜合和優化3、布局布線和適配

4、仿真5、目標器件的編程和下載

6、硬件電路的后仿真驗證和測試

EDA技術開發FPGA/CPLD的流程EDA集成開發工具QuartusII:是Altera公司的第四代可編程邏輯器件集成開發環境，提供從設計輸入到器件編程的全部功能。QuartusII界面雙擊QuartusII圖標目前比較流行的用于可編程器件的EDA集成開發工具主要有Altera公司的QuartusII、Xilinx公司的Foundation和ISE以及Lattice公司的ispDesignEXPERT和ispLEVER。Xilinx公司的ISELattice的ispLEVERSOPCBuilder:是功能強大的基于圖形界面的片上系統定義和定制工具。SOPCBuilder庫中包括處理器和大量的IP核及外設。其它開發工具NiosII:是NiosII系列嵌入式處理器的基本軟件開發工具。所有軟件開發任務都可以NiosIIIDE下完成，包括編輯、編譯和調試程序。

雙擊NiosIIIDE圖標其它開發工具其它開發工具

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