半導體制造工藝流程半導體制造工藝流程半導體相關知識本征材料：純硅9-10個9250000Ω.cmN型硅：摻入V族元素--磷P、砷As、銻SbP型硅：摻入III族元素—鎵Ga、硼BPN結：NP------+++++半導體相關知識本征材料：純硅9-10個9NP---半

導體元件制造過程可分為

前段（FrontEnd）制程晶圓處理制程（WaferFabrication；簡稱WaferFab）、晶圓針測制程（WaferProbe）；後段（BackEnd）

構裝（Packaging）、測試制程（InitialTestandFinalTest）半導體元件制造過程可分為

前段（FrontEnd）制程一、晶圓處理制程

晶圓處理制程之主要工作為在矽晶圓上制作電路與電子元件（如電晶體、電容體、邏輯閘等），為上述各制程中所需技術最復雜且資金投入最多的過程

，以微處理器（Microprocessor）為例，其所需處理步驟可達數百道，而其所需加工機臺先進且昂貴，動輒數千萬一臺，其所需制造環境為為一溫度、濕度與

含塵（Particle）均需控制的無塵室（Clean-Room），雖然詳細的處理程序是隨著產品種類與所使用的技術有關；不過其基本處理步驟通常是晶圓先經過適

當的清洗（Cleaning）之後，接著進行氧化（Oxidation）及沈積，最後進行微影、蝕刻及離子植入等反覆步驟，以完成晶圓上電路的加工與制作。一、晶圓處理制程晶圓處理制程之主要工作為在矽晶圓上制作電路二、晶圓針測制程

經過WaferFab之制程後，晶圓上即形成一格格的小格

，我們稱之為晶方或是晶粒（Die），在一般情形下，同一片晶圓上皆制作相同的晶片，但是也有可能在同一片晶圓

上制作不同規格的產品；這些晶圓必須通過晶片允收測試，晶粒將會一一經過針測（Probe）儀器以測試其電氣特性，

而不合格的的晶粒將會被標上記號（InkDot），此程序即

稱之為晶圓針測制程（WaferProbe）。然後晶圓將依晶粒

為單位分割成一粒粒獨立的晶粒

二、晶圓針測制程經過WaferFab之制程後，晶圓上即形三、IC構裝制程

IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。三、IC構裝制程IC構裝製程（Packaging）：利用塑半導體制造工藝分類PMOS型雙極型MOS型CMOS型NMOS型BiMOS飽和型非飽和型TTLI2LECL/CML半導體制造工藝分類PMOS型雙極型MOS型CMOS型NMOS半導體制造工藝分類一雙極型IC的基本制造工藝：A在元器件間要做電隔離區（PN結隔離、全介質隔離及PN結介質混合隔離）ECL（不摻金）（非飽和型）、TTL/DTL（飽和型）、STTL（飽和型）B在元器件間自然隔離I2L（飽和型）半導體制造工藝分類一雙極型IC的基本制造工藝：半導體制造工藝分類二MOSIC的基本制造工藝：根據柵工藝分類A鋁柵工藝B硅柵工藝其他分類1、（根據溝道）PMOS、NMOS、CMOS2、（根據負載元件）E/R、E/E、E/D半導體制造工藝分類二MOSIC的基本制造工藝：半導體制造工藝分類三Bi-CMOS工藝：

A以CMOS工藝為基礎P阱N阱B以雙極型工藝為基礎半導體制造工藝分類三Bi-CMOS工藝：雙極型集成電路和MOS集成電路優缺點雙極型集成電路中等速度、驅動能力強、模擬精度高、功耗比較大CMOS集成電路低的靜態功耗、寬的電源電壓范圍、寬的輸出電壓幅度（無閾值損失），具有高速度、高密度潛力；可與TTL電路兼容。電流驅動能力低雙極型集成電路和MOS集成電路優缺點雙極型集成電路半導體制造環境要求主要污染源：微塵顆粒、中金屬離子、有機物殘留物和鈉離子等輕金屬例子。超凈間：潔凈等級主要由微塵顆粒數/m30.1um0.2um0.3um0.5um5.0umI級357.531NA10級350753010NA100級NA750300100NA1000級NANANA10007半導體制造環境要求主要污染源：微塵顆粒、中金屬離子、有機物殘半

導體元件制造過程前段（FrontEnd）制程---前工序晶圓處理制程（WaferFabrication；簡稱WaferFab）半導體元件制造過程前段（FrontEnd）制程---前工典型的PN結隔離的摻金TTL電路工藝流程一次氧化襯底制備隱埋層擴散外延淀積熱氧化隔離光刻隔離擴散再氧化基區擴散再分布及氧化發射區光刻背面摻金發射區擴散反刻鋁接觸孔光刻鋁淀積隱埋層光刻基區光刻再分布及氧化鋁合金淀積鈍化層中測壓焊塊光刻典型的PN結隔離的摻金TTL電路工藝流程一次氧化襯底制備隱埋橫向晶體管刨面圖CBENPPNPP+P+PP橫向晶體管刨面圖CBENPPNPP+P+PP縱向晶體管刨面圖CBENPCBENPN+p+NPNPNP縱向晶體管刨面圖CBENPCBENPN+p+NPNPNPNPN晶體管刨面圖ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+NPN晶體管刨面圖ALSiO2BPP+P-SUBN+ECN+1.襯底選擇P型Siρ10Ω.cm111晶向,偏離2O~5O晶圓（晶片）

晶圓（晶片）的生產由砂即（二氧化硅）開始，經由電弧爐的提煉還原成

冶煉級的硅，再經由鹽酸氯化，產生三氯化硅，經蒸餾純化后，透過慢速分

解過程，制成棒狀或粒狀的「多晶硅」。一般晶圓制造廠，將多晶硅融解

后，再利用硅晶種慢慢拉出單晶硅晶棒。一支85公分長，重76.6公斤的8寸

硅晶棒，約需2天半時間長成。經研磨、拋光、切片后，即成半導體之原料

晶圓片1.襯底選擇P型Siρ10Ω.cm11第一次光刻—N+埋層擴散孔1。減小集電極串聯電阻2。減小寄生PNP管的影響SiO2P-SUBN+-BL要求：1。雜質固濃度大2。高溫時在Si中的擴散系數小，以減小上推3。與襯底晶格匹配好，以減小應力涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜--清洗—N+擴散(P)第一次光刻—N+埋層擴散孔1。減小集電極串聯電阻SiO2P-外延層淀積1。VPE（Vaporousphaseepitaxy)氣相外延生長硅SiCl4+H2→Si+HCl2。氧化Tepi>Xjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BL外延層淀積1。VPE（Vaporousphaseepit第二次光刻—P+隔離擴散孔在襯底上形成孤立的外延層島,實現元件的隔離.SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜--清洗—P+擴散(B)第二次光刻—P+隔離擴散孔在襯底上形成孤立的外延層島,實現元第三次光刻—P型基區擴散孔決定NPN管的基區擴散位置范圍SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—基區擴散(B)第三次光刻—P型基區擴散孔決定NPN管的基區擴散位置范圍Si第四次光刻—N+發射區擴散孔集電極和N型電阻的接觸孔,以及外延層的反偏孔。Al—N-Si歐姆接觸：ND≥1019cm-3，

SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—擴散第四次光刻—N+發射區擴散孔集電極和N型電阻的接觸孔,以及外第五次光刻—引線接觸孔

SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗第五次光刻—引線接觸孔SiO2N+N+-BLP-SUBN第六次光刻—金屬化內連線：反刻鋁

SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—蒸鋁第六次光刻—金屬化內連線：反刻鋁SiO2ALN+N+-BCMOS工藝集成電路CMOS工藝集成電路CMOS集成電路工藝

--以P阱硅柵CMOS為例1。光刻I---阱區光刻，刻出阱區注入孔N-SiN-SiSiO2CMOS集成電路工藝

--以P阱硅柵CMOS為例1。光刻I-CMOS集成電路工藝

--以P阱硅柵CMOS為例2。阱區注入及推進，形成阱區N-SiP-CMOS集成電路工藝

--以P阱硅柵CMOS為例2。阱區注入CMOS集成電路工藝

--以P阱硅柵CMOS為例3。去除SiO2，長薄氧，長Si3N4N-SiP-Si3N4CMOS集成電路工藝

--以P阱硅柵CMOS為例3。去除SiCMOS集成電路工藝

--以P阱硅柵CMOS為例4。光II---有源區光刻N-SiP-Si3N4CMOS集成電路工藝

--以P阱硅柵CMOS為例4。光II-CMOS集成電路工藝

--以P阱硅柵CMOS為例5。光III---N管場區光刻，N管場區注入，以提高場開啟，減少閂鎖效應及改善阱的接觸。光刻膠N-SiP-B+CMOS集成電路工藝

--以P阱硅柵CMOS為例5。光IIICMOS集成電路工藝

--以P阱硅柵CMOS為例6。光III---N管場區光刻，刻出N管場區注入孔；N管場區注入。N-SiP-CMOS集成電路工藝

--以P阱硅柵CMOS為例6。光IIICMOS集成電路工藝

--以P阱硅柵CMOS為例7。光Ⅳ---p管場區光刻，p管場區注入，調節PMOS管的開啟電壓，生長多晶硅。N-SiP-B+CMOS集成電路工藝

--以P阱硅柵CMOS為例7。光Ⅳ--CMOS集成電路工藝

--以P阱硅柵CMOS為例8。光Ⅴ---多晶硅光刻，形成多晶硅柵及多晶硅電阻多晶硅N-SiP-CMOS集成電路工藝

--以P阱硅柵CMOS為例8。光Ⅴ--CMOS集成電路工藝

--以P阱硅柵CMOS為例9。光ⅤI---P+區光刻，P+區注入。形成PMOS管的源、漏區及P+保護環。N-SiP-B+CMOS集成電路工藝

--以P阱硅柵CMOS為例9。光ⅤI-CMOS集成電路工藝

--以P阱硅柵CMOS為例10。光Ⅶ---N管場區光刻，N管場區注入，形成NMOS的源、漏區及N+保護環。光刻膠N-SiP-AsCMOS集成電路工藝

--以P阱硅柵CMOS為例10。光Ⅶ-CMOS集成電路工藝

--以P阱硅柵CMOS為例11。長PSG（磷硅玻璃）。PSGN-SiP+P-P+N+N+CMOS集成電路工藝

--以P阱硅柵CMOS為例11。長PSCMOS集成電路工藝

--以P阱硅柵CMOS為例12。光刻Ⅷ---引線孔光刻。PSGN-SiP+P-P+N+N+CMOS集成電路工藝

--以P阱硅柵CMOS為例12。光刻ⅧCMOS集成電路工藝

--以P阱硅柵CMOS為例13。光刻Ⅸ---引線孔光刻（反刻AL）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDSCMOS集成電路工藝

--以P阱硅柵CMOS為例13。光刻Ⅸ集成電路中電阻1ALSiO2R+PP+P-SUBN+R-VCCN+-BLN-epiP+基區擴散電阻集成電路中電阻1ALSiO2R+PP+P-SUBN+R-VC集成電路中電阻2SiO2RN+P+P-SUBRN+-BLN-epiP+發射區擴散電阻集成電路中電阻2SiO2RN+P+P-SUBRN+-BLN-集成電路中電阻3基區溝道電阻SiO2RN+P+P-SUBRN+-BLN-epiP+P集成電路中電阻3基區溝道電阻SiO2RN+P+P-SUBRN集成電路中電阻4外延層電阻SiO2RP+P-SUBRN-epiP+PN+集成電路中電阻4外延層電阻SiO2RP+P-SUBRN-ep集成電路中電阻5MOS中多晶硅電阻SiO2Si多晶硅氧化層其它：MOS管電阻集成電路中電阻5MOS中多晶硅電阻SiO2Si多晶硅氧化層其集成電路中電容1SiO2A-P+P-SUBB+N+-BLN+EP+NP+-IA-B+Cjs發射區擴散層—隔離層—隱埋層擴散層PN電容集成電路中電容1SiO2A-P+P-SUBB+N+-BLN+集成電路中電容2MOS電容AlSiO2ALP+P-SUBN-epiP+N+N+集成電路中電容2MOS電容AlSiO2ALP+P-SUBN-主要制程介紹主要制程介紹矽晶圓材料（Wafer）

圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是「矽」，IC（IntegratedCircuit）廠用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態晶體內，眾多小晶體的方向不相，則為復晶體（或多晶體）。生成單晶體或多晶體與晶體生長時的溫度，速率與雜質都有關系。

矽晶圓材料（Wafer）圓晶是制作矽半導體IC所用之矽晶片一般清洗技術工藝清潔源容器清潔效果剝離光刻膠氧等離子體平板反應器刻蝕膠去聚合物H2SO4:H2O=6:1溶液槽除去有機物去自然氧化層HF:H2O<1:50溶液槽產生無氧表面旋轉甩干氮氣甩干機無任何殘留物RCA1#(堿性)NH4OH:H2O2:H2O=1:1:1.5溶液槽除去表面顆粒RCA2#(酸性)HCl:H2O2:H2O=1:1:5溶液槽除去重金屬粒子DI清洗去離子水溶液槽除去清洗溶劑一般清洗技術工藝清潔源容器清潔效果剝離光刻膠氧等離子體平板反光學顯影

光學顯影是在感光膠上經過曝光和顯影的程序，把光罩上的圖形轉換到感光膠下面的薄膜層或硅晶上。光學顯影主要包含了感光膠涂布、烘烤、光罩對準、曝光和顯影等程序。關鍵技術參數:最小可分辨圖形尺寸Lmin(nm)聚焦深度DOF曝光方式:紫外線、X射線、電子束、極紫外光學顯影

光學顯影是在感光膠上經過曝光和顯影的程序，蝕刻技術（EtchingTechnology）蝕刻技術（EtchingTechnology）是將材料使用化學反應物理撞擊作用而移除的技術。可以分為:濕蝕刻（wetetching）:濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的.乾蝕刻（dryetching）:乾蝕刻則是利用一種電漿蝕刻（plasmaetching）。電漿蝕刻中蝕刻的作用，可能是電漿中離子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（Radical）與晶片表面原子間的化學反應，甚至也可能是以上兩者的復合作用?，F在主要應用技術:等離子體刻蝕蝕刻技術（EtchingTechnology）蝕刻技術（E常見濕法蝕

刻

技

術

腐蝕液被腐蝕物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01AlNH4(40%):HF(40%)=7:1SiO2,PSGH3PO4(85%)Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5SiKOH(3%~50%)各向異向SiNH4OH:H2O2(30%):H2O=1:1:5HF(49%):H2O=1:100Ti,CoHF(49%):NH4F(40%)=1:10TiSi2常見濕法蝕刻技術腐蝕液被腐蝕物H3PO4(85%):CVD化學氣相沉積是利用熱能、電漿放電或紫外光照射等化學反應的方式，在反應器內將反應物（通常為氣體）生成固態的生成物，并在晶片表面沉積形成穩定固態薄膜（film）的一種沉積技術。CVD技術是半導體IC制程中運用極為廣泛的薄膜形成方法，如介電材料（dielectrics）、導體或半導體等薄膜材料幾乎都能用CVD技術完成。

CVD化學氣相沉積是利用熱能、電漿放電或紫外光照射等化學反應化學氣相沉積CVD氣體氣體化學氣相沉積CVD氣體氣體化學氣相沉積技術常用的CVD技術有：(1)「常壓化學氣相沈積（APCVD）」；(2)「低壓化學氣相沈積（LPCVD）」；(3)「電漿輔助化學氣相沈積（PECVD）」較為常見的CVD薄膜包括有：

■

二氣化硅（通常直接稱為氧化層）

■

氮化硅

■

多晶硅

■

耐火金屬與這類金屬之其硅化物

化學氣相沉積技術常用的CVD技術有：(1)「常物理氣相沈積（PVD）主要是一種物理制程而非化學制程。此技術一般使用氬等鈍氣，藉由在高真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個個濺擊出來，并使被濺擊出來的材質（通常為鋁、鈦或其合金）如雪片般沉積在晶圓表面。PVD以真空、測射、離子化或離子束等方法使純金屬揮發，與碳化氫、氮氣等氣體作用，加熱至400～600℃（約1～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚之微細粒狀薄膜，

PVD可分為三種技術：(1)蒸鍍（Evaporation）；(2)分子束磊晶成長（MolecularBeamEpitaxy；MBE）；(3)濺鍍（Sputter）

物理氣相沈積（PVD）主要是一種物理制程而非化學制程。此技術解

離

金

屬

電

漿（淘氣鬼）物

理

氣

相

沉

積

技

術解離金屬電漿是最近發展出來的物理氣相沉積技術，它是在目標區與晶圓之間，利用電漿，針對從目標區濺擊出來的金屬原子，在其到達晶圓之前，加以離子化。離子化這些金屬原子的目的是，讓這些原子帶有電價，進而使其行進方向受到控制，讓這些原子得以垂直的方向往晶圓行進，就像電漿蝕刻及化學氣相沉積制程。這樣做可以讓這些金屬原子針對極窄、極深的結構進行溝填，以形成極均勻的表層，尤其是在最底層的部份。

解離金屬電漿（淘氣鬼）物理氣相沉積技離子植入（IonImplant）離子植入技術可將摻質以離子型態植入半導體組件的特定區域上，以獲得精確的電子特性。這些離子必須先被加速至具有足夠能量與速度，以穿透（植入）薄膜，到達預定的植入深度。離子植入制程可對植入區內的摻質濃度加以精密控制?；旧?，此摻質濃度（劑量）系由離子束電流（離子束內之總離子數）與掃瞄率（晶圓通過離子束之次數）來控制，而離子植入之深度則由離子束能量之大小來決定。

離子植入（IonImplant）離子植入技術可將摻質以離子化

學

機

械

研

磨

技

術

化學機械研磨技術（化學機器磨光，CMP）兼具有研磨性物質的機械式研磨與酸堿溶液的化學式研磨兩種作用，可以使晶圓表面達到全面性的平坦化，以利后續薄膜沉積之進行。

在CMP制程的硬設備中，研磨頭被用來將晶圓壓在研磨墊上并帶動晶圓旋轉，至于研磨墊則以相反的方向旋轉。在進行研磨時，由研磨顆粒所構成的研漿會被置于晶圓與研磨墊間。影響CMP制程的變量包括有：研磨頭所施的壓力與晶圓的平坦度、晶圓與研磨墊的旋轉速度、研漿與研磨顆粒的化學成份、溫度、以及研磨墊的材質與磨損性等等。

化學機械研磨技術

化學機械研磨技術（化學機器制

程

監

控量測芯片內次微米電路之微距，以確保制程之正確性。一般而言，只有在微影圖案（照相平版印刷的patterning）與后續之蝕刻制程執行后，才會進行微距的量測。

制程監控量測芯片內次微米電路之微距，以確保制程之正確性光罩檢測（Retical檢查）

光罩是高精密度的石英平板，是用來制作晶圓上電子電路圖像，以利集成電路的制作。光罩必須是完美無缺，才能呈現完整的電路圖像，否則不完整的圖像會被復制到晶圓上。光罩檢測機臺則是結合影像掃描技術與先進的影像處理技術，捕捉圖像上的缺失。

當晶圓從一個制程往下個制程進行時，圖案晶圓檢測系統可用來檢測出晶圓上是否有瑕疵包括有微塵粒子、斷線、短路、以及其它各式各樣的問題。此外，對已印有電路圖案的圖案晶圓成品而言，則需要進行深次微米范圍之瑕疵檢測。

一般來說，圖案晶圓檢測系統系以白光或雷射光來照射晶圓表面。再由一或多組偵測器接收自晶圓表面繞射出來的光線，并將該影像交由高功能軟件進行底層圖案消除，以辨識并發現瑕疵。

光罩檢測（Retical檢查）

光罩是高精密度的石英平板，銅制程技術在傳統鋁金屬導線無法突破瓶頸之情況下，經過多年的研究發展，銅導線已經開始成為半導體材料的主流，由于銅的電阻值比鋁還小，因此可在較小的面積上承載較大的電流，讓廠商得以生產速度更快、電路更密集，且效能可提升約30-40％的芯片。亦由于銅的抗電子遷移（電版移民）能力比鋁好，因此可減輕其電移作用，提高芯片的可靠度。在半導體制程設備供貨商中，只有應用材料公司能提供完整的銅制程全方位解決方案與技術，包括薄膜沉積、蝕刻、電化學電鍍及化學機械研磨等。

銅制程技術在傳統鋁金屬導線無法突破瓶頸之情況下，經過多年的研半導體制造過程後段（BackEnd）

---后工序構裝（Packaging）：IC構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（diesaw）、黏晶（diemount/diebond）、銲線（wirebond）、封膠（mold）、剪切/成形（trim/form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。測試制程（InitialTestandFinalTest）半導體制造過程後段（BackEnd）---后工序1晶片切割（DieSaw）晶片切割之目的為將前製程加工完成之晶圓上一顆顆之晶粒（die）切割分離。舉例來說：以0.2微米制程技術生產，每片八寸晶圓上可制作近六百顆以上的64M微量。

欲進行晶片切割，首先必須進行晶圓黏片，而後再送至晶片切割機上進行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了膠帶的皺摺與晶粒之相互碰撞。

1晶片切割（DieSaw）晶片切割之目的為將前製程加工完2黏晶（DieBond）黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導線架則經由傳輸設備送至彈匣（magazine）內，以送至下一製程進行銲線。2黏晶（DieBond）黏晶之目的乃將一顆顆之晶粒置於導線3銲線（WireBond）IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（IntegratedCircuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。3銲線（WireBond）IC構裝製程（Packaging4封膠（Mold）封膠之主要目的為防止濕氣由外部侵入、以機械方式支持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。

4封膠（Mold）封膠之主要目的為防止濕氣由外部侵入、以機械5剪切/成形（Trim/Form）剪切之目的為將導線架上構裝完成之晶粒獨立分開，並把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構所組成。5剪切/成形（Trim/Form）剪切之目的為將導線架上構6印字（Mark）印字乃將字體印於構裝完的膠體之上，其目的在於註明商品之規格及製造者等資訊。

6印字（Mark）7檢驗（Inspection）

晶片切割之目的為將前製程加工完成之晶圓上一顆顆之檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字是否清晰及膠體是否有損傷等的外觀檢驗。

7檢驗（Inspection）

晶片切割之目的為將前製程加8封裝

制程處理的最后一道手續，通常還包含了打線的過程。以金線連接芯片與導

線架的線路，再封裝絕緣的塑料或陶瓷外殼，并測試集成電路功能是否正常。

8封裝

制程處理的最后一道手續，通常還包含了打線的過硅器件失效機理1氧化層失效：針孔、熱電子效應2層間分離：AL-Si、Cu-Si合金與襯底熱膨脹系數不匹配。3金屬互連及應力空洞4機械應力5電過應力/靜電積累6LATCH-UP7離子污染硅器件失效機理1氧化層失效：針孔、熱電子效應典型的測試和檢驗過程典型的測試和檢驗過程1。芯片測試（wafersort）2。芯片目檢（dievisual）3。芯片粘貼測試（dieattach）4。壓焊強度測試（leadbondstrength）5。穩定性烘焙（stabilizationbake）6。溫度循環測試（temperaturecycle）8。離心測試（constantacceleration）1。芯片測試（wafersort）9。滲漏測試（leaktest）10。高低溫電測試11。高溫老化（burn-in）12。老化后測試（post-burn-inelectricaltest）9。滲漏測試（leaktest）芯片封裝介紹

芯片封裝介紹

一、DIP雙列直插式封裝

DIP(DualIn－linePackage)

絕大多數中小規模集成電路(IC)

其引腳數一般不超過100個。

DIP封裝具有以下特點：

1.適合在PCB(印刷電路板)上穿孔焊接，操作方便。

2.芯片面積與封裝面積之間的比值較大，故體積也較大。

Intel系列CPU中8088就采用這種封裝形式，緩存(Cache)和早期的內存芯片也是這種封裝形式。

一、DIP雙列直插式封裝

DIP(DualIn－linePThrough-HoleAxial&RadialDIP(雙列式插件)Use(用途): Dual-Inline-PackageClassletter(代號): DependValueCode(單位符號): MakingoncomponentTolerance(誤差): NoneOrientation(方向性): DotornotchPolarity(極性): NoneThrough-HoleAxial&RadialDIPThrough-HoleAxial&RadialSIP(單列式插件)Use(用途): Single-Inline-Packageforresistornetworkor diodearraysClassletter(代號): RP,RNforresistornetwork,DorCRfordiode array.ValueCode(單位符號):Valuemaybemarkedoncomponentin thefollowingway.E.g.8x2kmarkingfor eight2Kresistorsinoneresistornetwork.Tolerance(誤差): NoneOrientation(方向性):Dot,bandornumberindicatepin1Polarity(極性): NoneThrough-HoleAxial&RadialSIPSurfaceMountComponent(表面帖裝元件)SOICSOSOLSOJVSOPSSOPQSOPTSOPDescriptionSmallOutlineICSmallOutlineSmallOutline,LargeSmallOutlineJ-LeadVerySmallOutlinePackageShrinkSmallOutlinePackageQuarterSmallOutlinePackageThinSmallOutlinePackage#ofPins8-568-1616-3216-4032-568-3020-5620-56BodyWidthVarious156mils(3.97mm)300-400mils(6.63-12.2mm)300-400mils(6.63-12.2mm)300mils(6.63mm)208mils(5.3mm)156mils(3.97mm)208mils(5.3mm)LeadTypeGull-wing,J-leadGull-wingGull-wingJ-LeadGull-wingGull-wingGull-wingGull-wingLeadPitch20to50mils50mils(1.27mm)50mils(1.27mm)50mils(1.27mm)25mils(0.65mm)25mils(0.65mm)25mils(0.65mm)20mils(0.5mm)SurfaceMountComponent(表面帖裝元SurfaceMountComponent(表面帖裝元件)PLCCDescription: SmallOutlineIntegratedCircuit(SOIC)Classletter: U,IC,AR,C,Q,RLeadType: J-lead#ofPins: 20-84(Upto100+)BodyType: PlasticLeadPitch: 50mils(1.27mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponent(表面帖裝元SurfaceMountComponent(表面帖裝元件)MELF(金屬電極表面連接元件)Description(描述): MetalElectrodeFace(MELF)havemetallized terminalscylindricalbody.MELFcomponent includeZenerdiodes,Resistors,Capacitors,and Inductors.Classletter: DependsoncomponenttypeValueRange: DependsoncomponenttypeTolerance: DependsoncomponenttypeOrientation: BypolarityPolarity: Capacitorshaveabeveledanodeend.Diodeshave abandatthecathodeend.SurfaceMountComponent(表面帖裝元二、QFP塑料方型扁平式封裝和PFP塑料扁平組件式封裝

QFP（PlasticQuadFlatPackage）封裝的芯片引腳之間距離很小，管腳很細，一般大規?；虺笮图呻娐范疾捎眠@種封裝形式，其引腳數一般在100個以上。用這種形式封裝的芯片必須采用SMD（表面安裝設備技術）將芯片與主板焊接起來。采用SMD安裝的芯片不必在主板上打孔，一般在主板表面上有設計好的相應管腳的焊點。將芯片各腳對準相應的焊點，即可實現與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是很難拆卸下來的。

PFP（PlasticFlatPackage）方式封裝的芯片與QFP方式基本相同。唯一的區別是QFP一般為正方形，而PFP既可以是正方形，也可以是長方形。

QFP/PFP封裝具有以下特點：

二、QFP塑料方型扁平式封裝和PFP塑料扁平組件式封裝

QFSurfaceMountComponentPQFPDescription: PlasticQuadFlatPackClassletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: PlasticLeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponentPQFPSurfaceMountComponentQFP(MQFP)Description: QuadFlatPack(QFP),MetricQFP(MQFP)Classletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: Plastic(Alsometalandceramic)LeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponentQFP(MQBGA球柵陣列封裝

當IC的頻率超過100MHz時，傳統封裝方式可能會產生所謂的“CrossTalk”現象，而且當IC的管腳數大于208Pin時，傳統的封裝方式有其困難度。BGA球柵陣列封裝當IC的頻率超過100MHz時，傳統封裝三、PGA插針網格陣列封裝

PGA(PinGridArrayPackage)芯片封裝形式在芯片的內外有多個方陣形的插針，每個方陣形插針沿芯片的四周間隔一定距離排列。根據引腳數目的多少，可以圍成2-5圈。安裝時，將芯片插入專門的PGA插座。為使CPU能夠更方便地安裝和拆卸，從486芯片開始，出現一種名為ZIF的CPU插座，專門用來滿足PGA封裝的CPU在安裝和拆卸上的要求。

ZIF(ZeroInsertionForceSocket)是指零插拔力的插座。把這種插座上的扳手輕輕抬起，CPU就可很容易、輕松地插入插座中。然后將扳手壓回原處，利用插座本身的特殊結構生成的擠壓力，將CPU的引腳與插座牢牢地接觸，絕對不存在接觸不良的問題。而拆卸CPU芯片只需將插座的扳手輕輕抬起，則壓力解除，CPU芯片即可輕松取出。

PGA封裝具有以下特點：

1.插拔操作更方便，可靠性高。

2.可適應更高的頻率。

三、PGA插針網格陣列封裝

PGA(PinGridArr四、SurfaceMountComponentBGADescription: BallGridArray:PBGA–PlasticBGA,TBGA– TapBGA,CBGA–CeramicBGA,CCGA– CeramicColumnGrillArrayClassletter: U,IC,AR,C,Q,RLeadType: BallGrid(ColumnGrillforCCGA)#ofPins: 2