1、誠信應考！數字系統設計試卷 注意事項2. 所形式：開（閉）1204. 三 大題，滿分 100一簡答題（24分（8 分（8 分（4）3. CPLD FPGA CPLD 誠信應考！數字系統設計試卷 注意事項2. 所形式：開（閉）1204. 三 大題，滿分 100一簡答題（24分（8 分（8 分（4）3. CPLD FPGA CPLD FPGA 主（8 分二. 分析題（23 分1xy（6分entitysig_varis a,b,c:instd_logic_vector(2downto0); y:out std_logic_vector(2 downto 0)end architecturebehof

2、sig_varsignalx:std_logic_vector(2downto0); 一二三四variabled:std_logic_vector(2downto0); endend 2根據給定variabled:std_logic_vector(2downto0); endend 2根據給定的A的波形，分別畫出(a)、（b）和（c）程序的S1、S2和S3應的波形，其中S1S3IFA= 4END IF;IFA=5END IF;eger.(9IFA=4THEN ELSIFA=5THEN ENDIFA=4THEN END IF;3.要求轉換下列程序。（8 分（1）將下列程序替換為 wait 語句。

3、（3 分sclk=1 andclkevent q=data; end if;end （2）將下列程序替換為 if 語句，請不要改變條件的順序性。（5 分y=11whena(3)=1else 10whena(2)=1else 01whena(1)=100whena(0)=1else D VHDL （10分libraryuseentityD-FF port(D,Clock,Reset :in - Q,00whena(0)=1else D VHDL （10分libraryuseentityD-FF port(D,Clock,Reset :in - Q, Qbar:out-endentity arch

4、itecturesig ofD_FFsignal e:p0: s-if(Reset=0)-se-elsifrising_edge(Clock)se= Q= Qbar=not endend s-endarchitecture （43分1簡述仿真測的基本架構（4 分；試用VHDL 語言編寫文(Testbench)，要求 testbench 產生的時鐘周期為 100ns；復位信號 0 電平有效，且起始時刻為0,100ns變為1（12）被測文件的實體如下所示ENTITYsin_genIS (q : : IN STD_LOGIC_VECTOR(7DOWNTOEND2統有三臺分別稱為2統有三臺分別稱為設備 12 和設備 3試用有限狀態機(FSM)實現此 3 個設備請求共享資源的。請求信號 r1、r2、r3 分別代表上述 3 個設備的請求，認 號 g1、g2g3代表設備1、設備2和設備3得到共享資源備被分配給不同的優先級，設備1 的優先級最高，設備2 的優先級其次，設備 的優先級最低。因此，若多個設備同時發出請求信號，則 FSM 將把給提出請求設備中優先級最高的設備號試畫出上述仲裁器的 ASM 圖；(6 分上述狀態機中，若設備1 和設備2 不斷提出請求，則設備得到服務的機會，即使在空閑狀態，不是設備 1