1、EDA電子科大版簡答填空考試要點1.VHDL程序一般包括幾個組成部分？每部分的作用是什么？三個基本組成部分：庫、程序包使用說明，實體描述和實體對應的結構體描述（必要時還包 括結構體的配置）庫、程序包使用說明-用于打開調用本設計實體將用到的庫、程序包。實體描述用于描述該設計實體與外界的接口信號說明。結構體描述用于描述該設計實體內部的組成及內部工作的邏輯關系。結構體配置語句主要用于層次化的方式對特定的設計實體進行元件的例化，或是為實體選定 某個特定的結構體2庫由哪些部分組成？在VHDL語言中常見的有哪幾種？編程人員怎樣使用已有的庫？ 庫由多個包含已定義的函數，數據類型，元件調用說明及子程序的程序包

2、組成，常見的庫有 如下四種IEEE庫、WORK庫、STD庫、VITAL庫使用方式如下LIBRARY 庫名在VHDL中常用到的預定義程序包有哪幾個？怎樣使用這些程序包？常 見 的 預 定 義 程 序 包 有 四 種：STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED, STANDARD 和 TEXTIO使用這些程序報的方法：USE庫名程序包項目名/ALL;VHDL語言中的數據對象有幾種？各種數據對象的作用范圍如何？各種數據對象的實際 物理意義是什么？數據對象有三種：常量、變量、信號常量使用的范圍取決于被定義的位置。

3、在程序包中定義的敞亮具有全局最大化的特征，可以 在調用此程序包的所有實體中應用；定義在設計實體的常量，其有效范圍為在這個實體定義 的所有結構體；定義在設計實體的某一結構體的常量，只能用于此結構體；定義在結構體的 某一單元的常量如在一個進程中，只能用在這個進程中。變量只能使用在進程和子程序中，其使用范圍僅限于被定義的變量的進程和子程序中。 信號具有全局特性。常量相當于電路中的恒定電平，而變量和信號相當于組合電路系統中門與門間的連接及其連 線的信號值。5什么是標識符？在VHDL的基本標識符是怎么規定的？標識符用來定義常量、變量、信號、端口、子程序或者參數的名字。VHDL基本標識符就是以英文字母開頭

4、，不連續使用下劃線_，不以下劃線結尾的，由26個 英文大小寫字母，數字0-9以及下劃線_組成的字符串。6信號和變量在描述和使用時有哪些主要的區別？信號和變量的主要區別表現在接受和保持信息的方式，信息保持和傳遞的區域大小上。VHDL是一種強類型的硬件描述語言，強數據類型的含義是什么？ VHDL采用強數據類型 有什么好處強數據類型含義：要求設計實體的每一個常數、變量信號、函數以及設定的各種參量都必須 有確定的數據類型，并且只有數據類型相同的量才能相互傳遞和作用。好處：能使VHDL編譯和綜合工具確定而無歧義的結果綜合，保證設計硬件的唯一性。VHDL語言的標準數據類型有哪些？用戶可以自定義的數據類型有

5、哪些？并簡單介紹各 數據類型。標量型：屬單元素的最基本的數據類型，通常用于描述一個單值數據對象，它包括實數類型、 整數類型、枚舉類型和時間類型復合類型：可以由細小的數據類型復合而成，如可由標量復合而成。復合類型主要有數組型 和記錄型存取類型：為給定的數據類型的數據對象提供存取方式文件類型：用于提供多值存取類型用戶可自定義的數據類型：枚舉類型，整數類型，數組類型，記錄類型，時間類型，實數類 型等9.BIT數據類型和STD_LOGIC數據類型有什么區別？BIT數據類型只能取值0或1,而STD_LOGIC數據類型是BIT數據類型的擴展，除了 0和 1外，還包括7種數據類型，分別是U,X,Z,W,L,

6、H,_10用戶如何自定義數據類型？舉例說明利用類型定義語句TYPE和子類型定義語句SUBTYPE實現 如 TYPE WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT)SUBTYPE DIGITS INTEGER RANGE 0 TO 911.VHDL語言有哪幾種操作符？在一個表達式中有多種操作符時應按如何準則運算？ 主要有四種操作符邏輯運算符，關系運算符，算術運算符，符號運算符此外還有重載運算 符。按照操作符的優先級高低進行運算12簡述六種移位操作符SLL,SRL,SLA,SRA,ROL,ROR的含義及操作規定SLL:邏輯左移，bit或布爾一維數組SRL:邏輯右移，bi

7、t或布爾一維數組SLA:算數左移，bit或布爾一維數組SRA:算數右移，bit或布爾一維數組ROL:邏輯循環左移，bit或布爾一維數組ROR:邏輯循環右移，bit或布爾一維數組13為什么從本質上講VHDL語句都是并行語句？既然都是并行語句為什么又有順序語句？ 實現順序語句的物理本質又是什么？因為并行語句包含了進程語句，而順序語句只能在進程和子程序中進行，而進程語句是并行 執行的，子程序本身并無并行和順序之分，所以從本質上說VHDL語句都是并行語句。并 行語句與順序語句并不是相互獨立的語句，它們往往互相包含，互相依存是一個矛盾的統一 體。物理本質：邏輯系統中的組合邏輯，時序邏輯，或它們的綜合體。

8、VHDL程序設計中的基本語句系列有哪幾種？它們的特點如何？他們各使用在什么場 所？它們包括些什么基本語句？主要分為順序語句和并行語句。順序語句包括六種：賦值語句，轉向控制語句，等待語句, 子程序調用語句，返回語句，空操作語句。并行語句包括：進程語句，塊語句，并行信號賦值語句，并行過程調用語句，元件例化語句, 生成語句轉向控制語句有哪幾種？它們各自用在什么場所？使用它們應該注意些什么？if條件語句，case選擇語句loop循環語句，next和exit語句if條件語句至少應該有一個條件句，條件句必須由布爾表達式構成，loop的結束條件值必須 是綜合時就可以決定的。16.case語句中，什么情況下是

9、可以不要when others語句的？在什么情況下一定要when others 語句？除非所有條件句的選擇值能完整的覆蓋case語句中表達式的取值，這樣的話就可以不要 when others語句，除開上面的情況，其余時候都要用for-loop應該用在什么場合？循環變量是怎樣取值的？是否需要事先在程序中定義？在重復的次數已知的情況下可以使用該語句。循環變量的取值是根據系統的功能要求給定 的，要事先在程序上定義。wait語句有哪幾種書寫格式？哪些格式可以進行邏輯組合 wait until 結構wait on結構其中wait until結構可以進行邏輯組合VHDL的預定義屬性的作用是什么？哪些項目可

10、以具有這些屬性？常用的預定義屬性有 哪幾類？作用在于可對信號或其他的項目多種屬性進行檢測或統計。具有屬性的項目：類型，子類型，過程，函數，信號，變量，常量，實體，結構體，配置, 程序包，元件，語句標號。常用的屬性有信號類屬性，數據區間類屬性，數值類屬性，數組屬性什么叫進程語句？如何理解進程語句的并行性和順序性的雙重特性？進程語句是一種描述硬件行為的語句，進程語句內部是由順序語句構成的，內部執行時是順 序性的，但進程語句屬于并行語句，多個進程之間的執行并行運行。進程啟動的條件是什么？進程語句中對于其敏感信號參數表中的任意敏感量的變化時，進程便會啟動。或者敏感量沒 有變化時，只能通過進程啟動語句w

11、ait語句22并行信號的賦值語句有哪些？簡單信號的賦值語句條件信號賦值語句選擇信號賦值語句（不能在進程中使用）23.進程之間是如何進行通信的？進程之間的通信是通過傳遞信號和共享變量值來實現的24.元件例化語句的作用是什么？元件例化語句由哪幾部分組成？各自的語句格式是什么？ 什么叫元件例化的位置關聯和名字關聯？元件例化語句的作用是將預先設計好的設計實體定義為一個元件，然后利用特定的語句將此 元件與當前的設計實體中指定的端口相連接，從而為當前設計的實體引入新一級的設計層 次。由兩部分組成：元件例化語句元件定義語句元件定義語句的格式：Componet例化元件名isGeneric （類屬表）Port

12、（例化元件端口名表）End componet例化元件名元件例化語句的格式：元件例化名：例化元件名 Port Map （【例化元件端口名=連接實體端口名，）名字關聯方式：將例化元件的端口名與關聯端口名通過關聯（連接）符號“=”一一對應地聯 系起來的方式位置關聯方式:按例化元件端口的定義順序將例化元件的對應的連接實體端口名一一列出的 方式。25.VHDL、Verilog、ABEL 語言對比（1）邏輯描述層次。由高到低可分為行為級、RTL級和門電路級。VHDL語言適用于行為 級和RTL級的描述，最適用于描述電路行為。而Verilog和ABEL語言適用于RTL級和門 電路級，最適用于描述門級電路。（2

13、）設計要求。用VHDL進行電子系統設計時可以不用了解電路的結構細節，而Verilog 和ABEL相反。（3）綜合過程。VHDL語言源程序要經過行為級-RTL級-門電路級的轉化，幾乎不能直接 控制門電路的生成；Verilog和ABEL語言源程序綜合過程相對簡單，即經過RTL級-門電路 級的轉化，易于控制電路資源。（4）對綜合器的要求。VHDL由于不易于控制底層電路，因而對綜合器的性能要求較高； Verilog和ABEL要求行對較低。（5）支持的EDA工具。支持VHDL和Verilog的EDA工具很多,但支持ABEL的只有DATAIO 一家。（6）國際化程度。VHDL和Verilog已成為IEEE標準；ABEL正朝國際化標準努力。26.VHDL語言的優點。（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力。（2）VHDL具有豐富的庫函數和仿真語句，使得任何大系統的設計早期，就能查驗設計系 統功能的可行性，隨時可對系統進行仿真模擬，使設計者對整個工程的結構和功能可行性作 出判斷。（3）VHDL語句的行為描述能力和程序結構決定了它具有支持大規模設計的分解和已