1、精選優質文檔-傾情為你奉上數集復習筆記By 瀟然2018.6.29名詞解釋專項摩爾定律：一個芯片上的晶體管數目大約每十八個月增長一倍。傳播延時：一個門的傳播延時tp定義了它對輸入端信號變化的響應有多快。它表示一個信號通過一個門時所經歷的延時，定義為輸入和輸出波形的50%翻轉點之間的時間。由于一個門對上升和下降輸入波形的響應時間不同，所以需定義兩個傳播延時。tpLH定義為這個門的輸出由低至高翻轉的響應時間，而tpHL則為輸出由高至低翻轉的響應時間。傳播延時tp定義為這兩個時間的平均值：tp=(tpLH+tpHL)/2。設計規則：設計規則是指導版圖掩膜設計的對幾何尺寸的一組規定。它們包括圖形允許的

2、最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。定義設計規則的目的是為了能夠很容易地把一個電路概念轉換成硅上的幾何圖形。設計規則的作用就是電路設計者和工藝工程師之間的接口，或者說是他們之間的協議。速度飽和效應：對于長溝MOS管，載流子滿足公式： = -(x)。公式表明載流子的速度正比于電場，且這一關系與電場強度值的大小無關。換言之，載流子的遷移率是一個常數。然而在（水平方向）電場強度很高的情況下，載流子不再符合這一線性模型。當沿溝道的電場達到某一臨界值c時，載流子的速度將由于散射效應（即載流子間的碰撞）而趨于飽和。時鐘抖動：在芯片的某一個給定點上時鐘周期發生暫時的變化，即時鐘周期在

3、每個不同的周期上可以縮短或加長。邏輯綜合：邏輯綜合的任務是產生一個邏輯級模型的結構描述。這一模型可以用許多不同的方式來說明，如狀態轉移圖、狀態圖、電路圖、布爾表達式、真值表或HDL描述。噪聲容限：為了使一個門的穩定性較好并且對噪聲干擾不敏感，應當使“0”和“1”的區間越大越好。一個門對噪聲的靈敏度是由低電平噪聲容限NML和高電平噪聲容限NMH來度量的，它們分別量化了合法的“0”和“1”的范圍，并確定了噪聲的最大固定閾值： NML =VIL - VOL NMH =VOH - VIH溝道長度調制：在理想情況下，處于飽和區的晶體管的漏端與源端的電流是恒定的，并且獨立于在這兩個端口上外加的電壓。但事實

4、上導電溝道的有效長度由所加的VDS調制：增加VDS將使漏結的耗盡區加大，從而縮短了有效溝道的長度。集膚效應：高頻電流傾向于主要在導體的表面流動，其電流密度隨進入導體的深度而呈指數下降。開關閾值：電壓傳輸特性（VTC）曲線與直線Vout=Vin的交點。有比邏輯：有比邏輯試圖減少實現一個給定邏輯功能所需要的晶體管數目，但它經常以降低穩定性和付出額外功耗為代價。在互補CMOS中，PUN（Pull Up Network）的目的是當PDN關斷在VDD和輸出之間提供一條有條件的通路。在有比邏輯中，整個PUN被一個無條件的負載器件所替代，它上拉輸出以得到一個高電平輸出。這樣的門不是采用有源的下拉和上拉網絡的

5、組合，而是由一個實現邏輯功能的NMOS下拉網絡和一個簡單的負責器件組成。時鐘偏差：我們一直假設兩相時鐘和CLK完全相反，或產生反相時鐘信號的反相器的延時為0。但事實上，由于布置兩個時鐘信號的導線會有差別，或者負載電容可以因存儲在所連接的鎖存器中的數據不同而變化。這一影響稱為時鐘偏差。流水線：流水線是一項提高資源利用率的技術，它增加了電路的數據處理量。我們在邏輯塊之間插入寄存器，這使得一組輸入數據的計算分布在幾個時鐘周期中。這一計算過程以一種裝配線的形式進行，因此得名流水線。電壓傳輸特性（VTC）：一個邏輯門輸出電壓和輸入電壓之間的關系。信號擺幅（Vsw）：最高輸出電平VOH與最低輸出電平VOL

6、之差。扇出：連接到驅動門輸出端的負載門的數目。扇入：一個門輸入的數目。MOS晶體管的閾值電壓：MOS晶體管發生強反型時VGS的值。體效應：MOS晶體管的源極和襯底的電壓不相等。亞閾值：對于NMOS晶體管，當VGS低于閾值電壓時，MOS晶體管已部分導通，這一現象稱為亞閾值。閂鎖效應：在MOS工藝內，同時存在的阱和襯底會形成寄生的n-p-n-p結構，這些類似閘流管的器件一旦激發即會導致VDD和VSS線短路，這通常會破壞芯片。組合邏輯電路：在任何時刻電路輸出與其當前輸入信號間的關系服從某個布爾表達式，而不存在任何從輸出返回到輸入的連接。時序邏輯電路：電路的輸出不僅與當前的輸入數據有關，而且也與輸入信

7、號以前的值有關。電氣努力：一個門的外部負載與輸入電容之間的比。邏輯努力：對于給定的負載，一個門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值建立時間：在時鐘翻轉之前數據輸入必須有效的時間。保持時間：在時鐘邊沿之后數據輸入必須仍然有效的時間。寄存器：邊沿觸發的存儲元件。鎖存器：電平敏感的器件。觸發器：由交叉耦合的門構成的任何雙穩態元件。3.2 二極管二極管結電容，m為梯度系數3.3 MOS晶體管 1. 優點：開關性能良好寄生效應小集成度高制造工藝簡單寄生效應小集成度高2. 手工分析標準模型手工分析時注意，一般都默認為器件為短溝道，故在飽和區時Vmin通常取VDSAT。3. 開關模型 等

8、效電阻（過渡期間器件電阻的平均值） 關于等效電阻的性質 4. MOS晶體管電容模型 覆蓋電容（結構電容） ，xd為長度交疊部分，Co取決于工藝 溝道電容 Leff為有效柵長。在截止區時CGB獨占溝道電容，VGS>VT后器件進入線性電阻區，此時反型層的產生使CGB降為零，溝道電容由柵源與柵漏端平分；VDS足夠大后，器件進入飽和區，源端產生三分之二總溝道電容，而漏區認為溝道電容為零。 擴散電容（結電容）總結：一般來說擴散電容的影響至多與柵電容相等，并常常更小些。所以柵電容起主導地位。5. 寄生電阻4.4 導線模型1. RC集總模型2. Elmore延時RC鏈5.0 對邏輯門的基本要求“再生”

9、特性：邏輯門的“再生”特性能使被干擾的信號能恢復到名義的邏輯電平條件：合法區的增益小于1，過渡區的增益大于15.2 靜態CMOS反相器概述CMOS電路的特點 噪聲容限大 邏輯電平與器件的相對尺寸無關（無比邏輯） 穩態時，輸出具有有限電阻 輸入電阻極高 靜態功耗小5.3 CMOS靜態特性1. 開關閾值 注意VM與Wp與Wn的比值成正比，但其實變化并不敏感，VM=0.5VDD時Wp/Wn=3.52. 影響傳輸特性的因素 VDD產生的增益 降低VDD產生的影響： a. 減少了能耗，但使門的延時增大b. 一旦電源電壓與本征電壓（閾值電壓）變得可比擬，dc特性就會對于器件參數（如晶體管閾值）的變化越來越

10、敏感c. 減小了信號擺幅，雖然幫助減少系統內部噪聲，但對外部噪聲源更敏感 工藝偏差 環境 5.4 CMOS動態特性1. 減小門傳播延時的方法 保持小電容 增加晶體管尺寸，注意self-loading！ 增加VDD，注意熱電子效應！2. 延時公式注意等效扇出f的表達式，其為負載電容與輸入柵電容之比3. 反相器鏈4. 最優等效扇出與級數5.5 功耗、能量1. 動態功耗 定義：電容充放電引起的功耗 表達式 其中代表翻轉活動性 注：通過改變器件尺寸并同時降低電源電壓是降低能耗的有效方法2. 短路功耗 定義：電源和地的直接通路引起的功耗 表達式： 注：峰值短路電流Ipeak取決于：a.器件的飽和電流，也

11、即器件尺寸 b.電源電壓 c.輸入輸出的斜率之比 3. 靜態功耗 定義：主要包括PN結反偏漏電和亞閾值漏電 表達式：4. 設計的綜合考慮總功耗：5. 減小功耗的方法 首要選擇：減小電壓 減小開關電流 減小物理電容6.2 靜態CMOS設計特點： 在每一時間（除切換期間），每個門的輸出總是通過低阻路徑連至VDD或VSS 靜態時，門的輸出值總是由電路所實現的布爾函數決定（忽略開關周期內的瞬態效應）1. 互補CMOS 互補CMOS特點 a. 無比邏輯 b. 電源到地全擺幅，噪聲容限大、魯棒性好 c. 輸入阻抗極高，輸出阻抗低 d. 無靜態功耗 e. 傳播延時與負載電容以及晶體管的電阻有關、與扇入扇出有

12、關 開關延時模型 a. 晶體管尺寸 注意串聯尺寸加倍、并聯尺寸不變的原則 b. 傳播延時和扇入/扇出的關系 高速復雜門（降低延時的方法） a. 加大晶體管尺寸 b. 逐級加大晶體管尺寸（越靠近輸出端尺寸越小，使越靠近電極端的電阻Rmin） c. 優化晶體管次序（關鍵路徑上的晶體管靠近門的輸出端） d. 重組邏輯結構（降低每一級輸入數，減弱輸入與延時的平方關系） e. 加入緩沖器 f. 減少電壓擺幅（降低延時、功耗，但使下一級驅動電平減小，需要用靈敏放大器恢復） g. 采用不對稱邏輯門 h. 設計輸入端完全對稱的邏輯門（減少不同輸入端驅動時延時的差別） 邏輯鏈的速度優化 d為歸一化延時，p為歸一

13、化本征延時，g為邏輯努力，f為等效扇出（電氣努力），h也被稱為門努力邏輯努力定義：對于給定的負載，一個門的輸入電容和與它具有相同輸出電流的反相器的輸入電容的比值 注：p、g與門的類型有關，與門的尺寸無關如上圖，g的求法為對應輸入的總柵電容數/3，p的求法為輸出端看進去的所有柵電容數/3 分支努力b>=1，無分支時b=1 步驟就這次考綱而言不需要記，但以后可能會需要，詳見P1862. 有比邏輯 有效負載 偽NMOS （推導過程必考） 基本特點： 改進方法：a.采用可變負載 b.采用差分串聯電壓開關邏輯（DCVSL） 3. 傳輸管邏輯基本特點： a. 由NMOS晶體管構成，且成對出現b. 輸

14、入信號加在NMOS的柵端(G)，以及源端(S)或者漏端(D)c. 無靜態功耗（穩態時，VDD到GND不存在導電通路）d, 器件數目下降，從而降低了寄生電容e. 缺點：存在閾值電壓損失 差分傳輸管邏輯 優點：a.結構簡單 b.具有模塊化的特點 穩定有效的傳輸管設計 a. 電平恢復器 b. 采用零閾值輸出管 c. 傳輸門 作用： Ex1.兩輸入多路開關 S為1時A傳入，S為0時B傳入Ex2.傳輸門XORB為1時F為A的非，B為0時左邊傳遞弱A，右邊傳遞強A6.3 動態CMOS設計1. 動態邏輯基本原理2. 動態邏輯特點： 無比邏輯 全擺幅輸出 開關速度快（輸入電容小，與偽NMOS相同） 無靜態功耗

15、，但總功耗高于靜態CMOS 上拉改善，下拉速度變慢 邏輯功能僅由PDN實現，晶體管數目N+2（面積?。?需要預充電、求值時鐘 對漏電敏感，需要保持電路3. 動態門設計問題 電荷泄漏（主要漏電流是亞閾值電流） 電荷分享 電容耦合（動態門驅動靜態門，且輸出位于高阻結點態） 時鐘饋通（時鐘輸入與動態輸出結點之間電容耦合）4. 多米諾邏輯組成：動態邏輯+反相器多米諾邏輯可以串聯，數目取決于：在求值的時鐘階段，相串聯的各級動態邏輯所能傳播的最大級數特征：7.0 時序邏輯電路概述存儲機理：基于正反饋（靜態）、基于負反饋（動態）（注意概念背誦）7.1 鎖存器1. 時間定義 研究不同時刻、一個信號所必須滿足的

16、條件：最短時鐘周期 研究同一時刻、不同信號所必須滿足的條件：防追尾2. 多路開關型鎖存器的管級實現 CMOS傳輸門開關 CMOS傳輸管開關7.2 寄存器1. 基于主從結構的邊沿觸發寄存器建立時間：tsu=3tpd_inv+tpd_tx（CLK低電平時D必須通過I1、T1、I3、I2）維持時間：thold=0（高電平到來后T1關斷，輸入上的任何變化無法影響輸出）傳播延時：tc-q=tpd_tx+tpd_inv（CLK高電平到來前，D已傳至I4，故高電平到來后數據通過T3、I6）（注意掌握分析方法，必考?。?. 減小時鐘負載的靜態主從寄存器建立時間：tsu=tpd_tx（CLK低電平時D只需要通過

17、T1，I2是一個小尺寸反相器，舊數據與新數據無法競爭）維持時間：thold=0（高電平到來后T1關斷，輸入上的任何變化無法影響輸出）傳播延時：tc-q=tpd_tx+2tpd_inv3. 傳輸管主從下降沿觸發器A、B點存在閾值電壓損失建立時間：tsu=tpd_tx+2tpd_inv（CLK高電平時D必須到達B）維持時間：thold=0傳播延時：tc-q=tpd_tx+tpd_inv7.3 靜態SR觸發器 有比CMOS SR觸發器假如Q非的初態為1，那么M2應為導通狀態；次態S為1，時鐘上升沿到來后，仍未關斷的M2管與已經導通的CLK與S管會在Q點產生競爭；只有當CLK、S管尺寸較大、飽和電流較

18、大時，Q非才能盡快到0，從而使M4導通、Q為1、關斷M27.4 動態鎖存器和寄存器特點： 結構比靜態鎖存器、寄存器簡單 由于漏電，需要周期刷新 需要輸入阻抗高的讀出器件，“不破壞”地讀信息1. 正沿觸發的動態寄存器解釋：寄存器求值期間，clk=1，節點A處于高阻抗狀態；維持期間，clk=0，節點B處于高阻抗狀態；建立時間：tsu=tpd_T1維持時間：thold=0傳播延時：tc-q=tpd_I1+tpd_T21+tpd_I2考慮時鐘重疊的影響：注意，不論是0-0交疊還是1-1交疊，都會產生短暫的從D到Q的直接通路。對于0-0交疊，也即Q輸出、下一刻QM要采樣D，此時為了避免D傳至B從而污染下一個數據，應保證其屆不到B；對于1-1交疊，也即下一刻T1關斷、Q采樣QM，此時為了避免D傳至A，應維持其處于D的狀態，也即加上維持時間（理想情況下上升沿一到來，T1直接關斷，不存在這樣的麻煩）2. C2MOS（時鐘控制CMOS）寄存器特點：對時鐘偏差不敏感，但仍需要保持thold>toverlap1-1要求：時鐘邊沿的上升和下降時間足夠小3. 真單相時鐘控制（TSPC，True Single-Phase Clocked）寄存器 TSPC鎖存器 優點：a.時鐘為單相位 b.可嵌