1、eda出租車計費器設計出租車計費器EDA技術課程設計_圖文導讀：就愛閱讀網友為您分享以下“出租車計費器EDA技術課程設計_圖文”的資訊，希望對您有所幫助，感謝您對92to的支持!圖5.6可以人工輸入的單價通過使能端enable0，enable1的低電平輸入時，可以對公里單價a,等待時間計費單價b進行加一操作，從而得到單價可以通過人工輸入的功能。但是因為我只能實現完整的十進制加一計數器，當不定數值進行加1以上的數值時會發生數據丟失的現象，所以我在計費模塊使用的是老師設定的固定單價。5.2開發板調試圖5.7小于3公里時的計費如圖5.7所示，前四位數碼管顯示的是收費金額（099.99元），后四位數碼

2、管顯示的是行駛公里數（099.99公里），此時行駛了2.05公里，小于三公里，收起步價3.00元。圖5.8行駛2.05公里后等待11分鐘的計費如圖5.8所示，前四位數碼管顯示收費金額，第五位數碼管顯示等待時間計費單價0.5元/10分鐘。第六位數碼管顯示單價1元/公里，第七八位數碼管顯示等待時間11分鐘，應按照10分鐘計費0.5元，加上如圖5.3所示9里程收費，總收費金額為3.50元六、設計體會與小結這次為時兩周的EDA課程設計，讓我學到了很多，讓我對EDA與VHDL語言有了從理論到實踐的升華，這次的出租車計費器我采用了分頻器，多種計數器，計算里程和計費總額用的是BCD碼十進制加一計數器，而等候

3、時間計數則用的是60進制加法計數器，在這里要首先搞清，出租車計費器是由多個計數器，以及控制不同計費方式的控制信號來完成自動計費的，我們要理清思路，弄好算法，并且對各種計費方式所需要的控制信號要預期到，并在對的地方對其設置，在這里我多次利用了時序邏輯電路中不完整的if語句會構成鎖存器的概念，這樣我就可以在不同的計費方式的轉換的同時，將它們的計費值累加起來，構成最后的總收費金額。一個課程設計可以考察我們對書本所學知識的掌握能力以及運用能力，并且我認為在課程設計中最重要的過程是調試過程。在前期，我在網上和圖書館收集了大量資料，并且自己構思了一整套算法結構，分模塊設計出了程序，并將其在QuartusI

4、I9.0軟件下進行編譯和仿真，時間和里程模塊能夠正確仿真出波形，里程計費也能仿真出結果，但是等待時間計費因為是用BCD碼加5計數器，當timeout脈沖為1時會發生丟失數據，而在我連接到FPGA板子上時得到的現象也與我所仿真的結果是一致的。這說明我的代碼有錯，于是我又回頭去找問題所在，最后發現我的timeout是在分鐘計數的高位加一時才產生一個尖脈沖，而我的分鐘計數是由60s產生一分鐘，因此整個timeout至少存在60s,在此期間嗎，數據至少發生60次加5，導致數據丟失。這只是我整個課程設計過程中的問題之一，在將近兩周的課程設計時間內，我有將近一半以上的時間是反復調試并修改問題代碼，不斷的完

5、善我的算法。有些設計雖然在邏輯上成立，但FPGA的硬件結構不能實現這種設計，比如多值驅動問題，上升下降沿問題，BCD比例乘法器問題等，在我們的試驗箱硬件條件下乘法和除法等稍微復雜點的都不能實現，導致許多比較直接簡便的算法我都不能用，要想其他方法實現其功能。而且在設計過程中控制信號的設置尤其重要，要看清控制信號的控制時間與什么時候才讓控制信號有效。在電路仿真的過程中總會出現一些問題，需要我們細心解決，所以這兩周下來，我對電路故障的排查能力有了很大的提高；再次，通過此次課程設計，我對設計所用到的軟件有了更加深刻地了解，這對我們以后的工作和學習的幫助都很有用處。通過這次設計我們更加了解了FPGA的硬

6、件結構，以后設計的時候要注意使用能實現的設計方式。我們要因地制宜，根據給定的條件，設計最合適最簡便的方案，根據現有的硬件實現環境來設計算法，寫代碼。10七、參考文獻1 于衛，周德芳，王茂祥.現代數字電路與系統綜合實訓教程.北京：北京郵電大學出版社，20102 楊剛，龍海燕.現代電子技術：VHDL與數字系統設計.北京：電子工業出版社，20043 孟慶海，張淵.VHDL基礎及經典實例開發.西安：西安交通大學出版社，20084周潤景，圖雅，張麗敏.基于Quartusn的FPGA/CPLD數字系統設計實例.北京：電子工業出版社，20075陳忠平，高金定，高見芳.基于Quartusn的FPGA/CPLD

7、設計與實踐.北京：電子工業出版社，20106 徐向民.數字系統設計及VHDL實踐.北京：機械電子工業20077 徐少瑩，任愛鋒，石光明.數字電路與FPGA設計實驗教程.西安：西安電子科技大學出版社，201211八、附錄libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytaxiisport(start,clk,stop,enable0,enable1,en:instd_logic;-clk,1khz,，開始,停止輸入sel_out:outstd_logic_vector(2downto0);-數

8、碼管位選信號seg:outstd_logic_vector(6downto0);-段選信號a,b:outstd_logic_vector(3downto0);-里程單價和等候單價cha0,cha1,cha2,cha3:outstd_logic_vector(3downto0);-計費金額min1,min0:outstd_logic_vector(3downto0);-等待時間km0,km1,km2,km3:outstd_logic_vector(3downto0);-里程計數end;architecturebehavoftaxiissignalc3,c2,c1,c0,cc1,cc2,cc3:std_logic_vector(3downto0);-金額內部信號signalk3,k2,k1,k0:std_logic_vector(3downto0);-里程計數信號signalm1,m0:std_logic_vector(3downto0);-等待時間信號signalw:integerrange0to59;-秒計數signaldistanceout:std_logic;-里程計費控制信號signaltimeout:std_logic;-等待計費