1、譯碼器與編碼器的設計與仿真1. 實驗目的a. 參照芯片74LS138的電路結構，用邏輯圖和VHDL語言設計3-8譯碼器。b. 參照芯片74LS148的電路結構，用邏輯圖和VHDL語言設計8-3優先編碼器。2. 實驗內容的詳細說明2.1 74148：8-3優先編碼器（8 to 3 Priority Encoder）2.1.1 設計思想 先定義八個輸入四個輸出的實體，然后定義結構體，再定義一個進程利用利用if的嵌套來體現使能端與輸入信號的優先級，再利用if和else if的結構來選擇不同輸入時輸出信號的不同。2.1.2 實驗原理1）優先編碼器邏輯圖優先編碼器邏輯圖2）優先編碼器真值表INPUTSO

2、UTPUTSEN0N  1N  2N  3N  4N  5N  6N  7N A2   A1  A0GS EO1×   × × × × × × ×1     1   11 10×   × × × × × ×  

3、 00   0   00 10×   × × × × ×    0   10    0   10 10×   × × × ×    0   1   10    1   00 10×   ×

4、× ×   0   1    1   10    1   10 10×   × × 0   1   1   1   11   0   00 10×   ×    0   1   1 

5、60; 1   1   11    0   10 10×    0   1   1   1   1   1   11    1   00 100  1   1   1    1   1   1 

6、60; 11    1   10 101    1   1   1   1   1   1   11    1   11 02.1.3 VHDL程序（詳見附錄1）2.1.4 仿真結果優先編碼器畫圖-功能仿真波形圖優先編碼器VHDL-功能仿真波形圖2.2 74138：3-8譯碼器（3 to 8 Demultiplexer）2.2.1 設計思想 先定義六個輸入八個輸出的實體，再定義

7、結構體和一個用來先存儲輸出信號組合新的信號，用with.when來將不同輸入組合時將不同的輸出信號賦給存儲信號，當使能端輸入組合為100時，將存儲信號賦給輸出，否則將“1111111”賦給輸出信號組合。2.2.2 實驗原理1）74138（3-8譯碼器）邏輯圖74138邏輯圖2）74138邏輯功能真值表INPUTOUTPUTSelectEnableC B AG1 G 2A G 2BY7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 × × ×× × ×0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1×

8、; 1 10 × ×1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 01 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 12.2.3 VHDL程序（詳見附錄2）2.2.4 仿真結果74138畫圖-邏輯功能仿真波形圖74138VHDL-邏輯功能仿真波形圖3. 實驗總結： 通過本次實驗，我對優先編碼器和譯

9、碼器的邏輯功能有進一步的了解，了解到譯碼器與編碼器的功能正好相反，編碼器是將各種輸入信號轉換成一組二進制代碼，而譯碼器則是用一組二進制代碼來產生各種獨立的輸出信號。4. 附錄（VHDL程序）4.1 附錄1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY V74148 ISPORT( EIN : IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) );END V74148;ARCHITEC

10、TURE V74184_A OF V74148 ISSIGNAL A_I : STD_LOGIC_VECTOR(0 TO 2);BEGINPROCESS(D,A_I,EIN)BEGINIF (NOT EIN)='1') THEN IF (D(7)='0') THEN A_I<="111" ELSIF (D(6)='0')THEN A_I<="110" ELSIF (D(5)='0')THEN A_I<="101" ELSIF (D(4)='0&#

11、39;)THEN A_I<="100" ELSIF (D(3)='0')THEN A_I<="011" ELSIF (D(2)='0')THEN A_I<="010" ELSIF (D(1)='0')THEN A_I<="001" ELSIF (D(0)='0')THEN A_I<="000" END IF; ELSE A_I <= "ZZZ" END IF;A<= A_

12、I;END PROCESS;END; 4.2 附錄2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY V74138 IS PORT ( G1,G2A_L,G2B_L: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(2 DOWNTO 0); Y_L: OUT STD_LOGIC_VECTOR (0 TO 7) );END V74138;ARCHITECTURE V74138_A OF V74138 IS SIGNAL Y_L_I : STD_LOGIC_VECTOR(0 TO 7);BEGIN WITH A SELECT Y_L_I <= "01111111" WHEN "000" , "10111111" WHEN "001" , "11011111" WHEN "010" , "11101111" WHEN "011" , "11110111" WHEN "100" , "11111011" WHEN "101" , "11111101"