1、個人收集整理僅供參考學習鄭州交通職業(yè)學院論文 題目：啊啊 論述CPLD/FPGAfc生活各領域地應所屬系別 信息工程系專業(yè)班級 08電子信息工程技術一班姓名 牛永新學號 200808060830143撰寫日期2011年01月論述FPGA/CPL皺術在Bayer格式圖像預處理地應用高分辨率圖像實時處理在通信、醫(yī)學、軍事、航天航空、信息安全等領域有 著廣泛地應用和發(fā)展.在圖像實時處理地過程中，下層圖像預處理地數(shù)據(jù)量大，運 算簡單，但是要求運算速率高，可以用FPGAM件來處理，上層所處理地數(shù)據(jù)量少, 算法結構復雜,適于運算速度快,尋址靈活地DS吸字信號處理器進行處理.這里 提出了一種FPGA/CPL

2、D!結合地實時圖像處理系統(tǒng)，并應用于傳像光線束傳遞圖 像.CMO斂際采集地是光線束地出端圖像，F(xiàn)PGA將CMOS集地Bayer格式地圖像 轉換為RG由式地亮度信號.由于光纖出、入端結才不同，需要DSP準確每根光纖 地中心位置，重新排序才能輸出正確地圖像信息.該系統(tǒng)充分發(fā)揮了 FPGAF口 DSP 各自地優(yōu)勢，能更好地提高圖像處理地實時性，降低成本.b5E2RGbCAPIBayer圖像格式CMO圖像傳感器作為一種基礎器件可以實現(xiàn)信息地采集、轉換以及視覺功 能地擴展，并能直觀真實地給出可視圖像信息.系統(tǒng)中CMOSB像傳感器輸出2 592x1 944x12 bit地Bayer格式地圖像（該格式地圖像

3、本身就是數(shù)字信號，因此 無需對圖像進行模數(shù)轉換）,Bayer圖像格式如圖1所示.在圖l中，每個方格代表 一個像素，并且只含有R G B中地一種顏色分量，奇數(shù)行由G R像素交替構成， 偶數(shù)行由B、G像素交替進行，其中G像素分量占所有像素地一半，R像素和G像 素占另一半.因為G像素分量是R B像素分量地2倍,所以如果G像素分量采用 好地插值方法，不僅可以提高G像素分量地質(zhì)量，也能提高R和B像素分量地質(zhì)量 由于TMS320DM642 video port capture 接口地數(shù)據(jù)總線是8位或者16位（該 系統(tǒng)采用了更適合DSPi理地8位數(shù)據(jù)），所以為了后續(xù)地DSPtt夠更好地處理數(shù) 據(jù)并減少DSP

4、4運算量，需要使用FPGAfe將輸出地圖像數(shù)據(jù)取高8位，然后依據(jù) 每個像素點與相鄰8個像素點之間地關系，使用雙線性插值法將Bayer圖像格式 轉換成24位地RGBS像格式和亮度信號，然后將處理后地數(shù)據(jù)發(fā)送給DSPp1EanqFDPw句口口口日QDOU2圖像數(shù)據(jù)處理地工作原理2.1 Bayer圖像地格式轉換雙線性插值法具有算法計算量少，算法結構簡單，易于實現(xiàn)，占硬件資源少等 優(yōu)點,本系統(tǒng)中更適合FPG故現(xiàn).雙線性插值法地基本原理是將每個像素位置上 缺少地另外兩種色彩分量通過該像素本身為中心地領域內(nèi)具有相同分量地像素 平均獲得，即將每個像素地RG的量都以該點像素為中心地3x3像素矩陣進行線 性插值

5、而成.按照這種思路可以將圖像中地 3x3矩陣分成4類，如表1所 示.DXDiTa9E3d» 1圖鼻柜降格或分燙Tab. ） Bayrr p«Ctrm mptrii tlMAinuHon奇行奇利楮行偶料司打茹科（；BGH；HRGRGRG（；BGBGBCRGHCW每種圖像矩陣中間地像素點為待插值地數(shù)據(jù)源，設R（x,y）、G（x,y）、B（x,y）為插 值計算后該點紅、綠、藍像素分量.當像素位于奇數(shù)行奇數(shù)列計算公式為：RTCrpUDGiT火3網(wǎng)尺（1.1】+凡£*豚（1）Cu卡=G 丘力（2）匹出=8門）十反九郎2（3）當像素位于奇數(shù)行偶數(shù)列：8 / 8凡公產(chǎn)用工幼(4

6、)fG(h2)+G(2J)+G<2 3)+G(J.2j/4(58s.t 產(chǎn)因 卅月口)1+813 j 1+%a/4(6)當像素位于偶數(shù)行偶數(shù)列：以小園小斗用口皿(7)薪守尸Qia(8)%k冊/%/2'(9)當像素位于偶數(shù)行奇數(shù)列：ft F尸夫1*"+H(|.第+五3】七尺133/4( 10)C"1 產(chǎn)C“-2+Gt2m+Gd3+Gr3jJ/4til)匹，產(chǎn)國2#(】2)由于系統(tǒng)中TMS320DM642視頻端口使用地是8位RA怵集方式從CMOSI 感器中采集圖像,為了減輕DSP4運算負擔，F(xiàn)PGA還需要將圖像數(shù)據(jù)轉換成 Y亮 度信號.將得到地RGBS像彳S號,通

7、過浮點算法公式轉換成亮度信號,具體推導公 式如下(GB代表取高8位數(shù)據(jù))：5PCzVD7HxAFTk299K + O.587G+0.114H口 3)=(76R+150G+29B)/256“(OIOOHOO+IOOIOHOG+OOOH 101)/256GB(01001100X«)+GB(100101 10xC)+GB(000H 101 x/H2.2 FPGA地硬件實現(xiàn)原理由于雙線性插值法需要將圖像數(shù)據(jù)采集成3x3地圖像矩陣，系統(tǒng)采用一種由FPGAM件元器彳構成地FD-FIFO模型取圖像矩陣.電路如圖2所示.jLBHrnAILg如圖2所示，每個移位寄存器FD和先入先出寄存器FIFO左側上

8、端信號為時鐘輸入信號(上升沿有效)，左側下端信號為8位地像素信號.圖像矩陣地采集流 程為：8位地圖像信號送到第1個FD,然后經(jīng)過移位操作從第3個FD存入左邊第 1個FIFO,存入一行圖像數(shù)據(jù)后，等第2行圖像數(shù)據(jù)送達時，第2行地圖像數(shù)據(jù)經(jīng) 過移位操作從FD存入左邊第1個FIFO,同時存儲在第1個FIFO地數(shù)據(jù)開始讀出 到第4個FD,再經(jīng)過移位操作存入第2個FIFO,等待兩行圖像數(shù)據(jù)都存儲后，當?shù)?3行圖像數(shù)據(jù)送達至第3個FD,同時后面2個FIFO分別讀出前兩行地前3個圖像 數(shù)據(jù)時，就可以從FD和FIFO地輸出端口讀取到1個3x3地圖像數(shù)據(jù)矩陣：3x3 矩陣第1行從左到右地數(shù)據(jù)為ABC第2行地數(shù)據(jù)

9、從左到右為DEF,第3行地數(shù)據(jù) 從左到右為 GHI.XHAQX74J0XCMO圖像傳感器采集地圖像大小固定為 2 592x1 946x12 bit 地Bayer圖 像,FPGA先用一個12位輸入8位輸出地移位寄存器取圖像地高 8位,再利用 FD-FIFO得到3x3地圖像矩陣，然后可以根據(jù)雙線性插值法計算圖像地RGEBW號.雙線性插值法雖然算法簡單，且易于實現(xiàn)，但是存在邊界效應.系統(tǒng)對邊界效應做 了如下地處理方法：對圖像四周全部補零，即先將圖像擴展成2 594x1 946大小， 然后計算得到2592x1 944大小地圖像，這樣得到地圖像仍是完整尺寸.只需在運 算地時候，針對不同四周特殊地像素采用

10、裁減地公式（系統(tǒng)中不產(chǎn)生零像素，只是 對計算公式中相應邊界元素補零）.過程如下：LDAYtRyKfE第1行圖像讀入第1個FIF0后，第2行圖像開始讀入左邊第1個FD地時候， 開始計算第1行RG嗷據(jù)，這時候第2個FIFO沒有數(shù)據(jù)，相當于在第1行地數(shù)據(jù) 前面補零.第1 944行圖像讀入第1個FIFO后，第1 943行圖像讀入第2個FIFO 地時候，開始計算最后1行（第1 944行），這時候第1個FD已經(jīng)沒有數(shù)據(jù)讀入， 相當于在第1 944行地數(shù)據(jù)后面補零.由于FD具有延時效應，所以在t寫時，前1 個FIFO開始讀寫時，再經(jīng)過延時2個時鐘周期，才到達后1個FIFO,所以相鄰地 FIFO讀寫使能信號要

11、間隔2個時鐘周期.Zzz6ZB2Ltk對列地操作也是如此，每一行地第1個元素讀出到B、E、H位置時開始計算， 這樣每一列地第1個元素前相當于是零元素.每一行地最后一個元素讀出到 B,E,H位置時開始計算，這樣每一列地最后一個元素后相當于是零元素.dvzfvkwMI1 3圖像預處理系統(tǒng)地硬件工作過程圖像預處理系統(tǒng)硬件框圖如圖3所示，整個系統(tǒng)在通電后，先由TMS320DM642 通過I2C向500萬像素地CMOS像頭發(fā)出控制命令，調(diào)整攝像頭輸出地圖像分辨 率、焦距等，之后由攝像頭將采集到地圖像數(shù)據(jù)發(fā)送至FPGA由于攝像頭輸出地圖像格式為12位地Bayer圖像，而DSPfe vp-ort 口支持為8

12、位或者16位地RAW采集方式，本項目中采用了更適合于 DSP處理地8位數(shù)據(jù)，所以需要FPGA寸采集 地圖像數(shù)據(jù)取高8位以方便DSP獲取圖彳t數(shù)據(jù).FPGA在Frame_Valid和 Line_Valid同時為高電平地時，在Pixclk地上升沿采樣圖像數(shù)據(jù)，并將原來地12 位圖像數(shù)據(jù)取其高8位轉換成8位Bayer圖像數(shù)據(jù)，然后利用FPG秋部地 FD-FIFO模型結構取圖像地3x3矩陣并利用雙線性插值算法將Bayer圖像轉換成 24位地RGBS像格式.除此之外，F(xiàn)PGA還將Bayer圖像數(shù)據(jù)轉換成了 Y亮度信號 以達到DSPM運算數(shù)據(jù)地要求，使彳導DSP只工作在核心算法上.rqyn14ZNXIku

13、SijalaMr0W5aofinB i L'tbd*uH：4陽3吊及城樣加國物3 1*U% _r心. Ah iiu呼rM血；工轉換好地亮度圖像數(shù)據(jù)由 FPGA!過TMS320DM642 VPortl 口發(fā)送至DSP 進行核心算法處理.為了更好地達到整個DSPB法處理地實時性，DSP采用了 BIOS 實時操作系統(tǒng).經(jīng)算法處理好地圖像數(shù)據(jù)由TMS320DM642過其VPortO 口發(fā)送至 FPGA圖像預處理過程是在 Spartan-3系列地XC3S1500葉進彳T地.FPGA使用地 設計方法是HDL&計輸入法，常用地HDL®言有VHDU口 VerilogDHL語言，在本系

14、 統(tǒng)中使用VHDL®言進行硬件設計.EmxvxOtOco系統(tǒng)采用地是通過FPGAS件支持高傳輸率USB2 0地CY7c6801犯片，采用 Slave_FIFO模式接收FPGA俞出地圖像數(shù)據(jù)，再通過USB口輸送給上位 機.SixE2yXPq54小結FPGA/CPL迅速發(fā)展大大促進了電子設計技術地進步，并且有利于開發(fā)具 有自己知識產(chǎn)權地專用集成電路.隨著半導體制造工藝地不同提高，F(xiàn)PGA地集成 度將不斷提高，制造成本將不斷降低，其作為替代ASIC來實現(xiàn)電子系統(tǒng)地前景將 日趨光明.6ewMyirQFL版權申明本文部分內(nèi)容，包括文字、圖片、以及設計等在網(wǎng)上搜集整理.版權為個人所有This a

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