1、復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.1概述 可編程邏輯器件 (programable Logic Device)簡稱PLD 70年代 PROM, PLA, PAL 80年代初 GAL Latice 公司 84年 EPLD (CPLD) Altera 公司 85年 FPGA Xilinx 公司 90年代0.18um, 1.8V, 56層布線,幾百萬門,速度200MHz,內部RAM, 片內DLL,豐富的布線資源. 強大的EDA軟件和IP支持,朝高速,高密度,低功耗,大容量方向發展 復旦大學專用集成電路與系統實驗室復旦大學專用集成電

2、路與系統實驗室第四章第四章 可編程可編程ASIC44.1概述 可編程ASIC (FPGA,CPLD)特點 規模較大(幾千門幾百萬門) 適用于時序,組合等各種邏輯電路 大部分具有重復特性 設計周期短,風險小,設計費用低 現場和在系統編程復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.2可編程ASIC器件的結構,資源和分類 44.2.1基本結構 可編程ASIC器件包含有三種編程資源: 可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程輸入輸出塊 (I/O BLOCKS) 可編程連線資源 (INTERCONECT)復旦大學

3、專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程邏輯塊是ASIC器件實現邏輯功能的主要部分。目前的可編程ASIC器件中有三種不同類型的基本邏輯單元 基于查找表的邏輯單元結構 基于多路選擇器的邏輯單元結構。 傳統可編程陣列邏輯。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗

4、室第四章第四章 可編程可編程ASIC4可編程輸入一輸出塊I/O提供外部封裝腿與內部邏輯塊之間的接口。I/O的設計須考慮許多要求 支持輸入、輸出、雙向、集電極開路和三態輸出模式 與同一生產廠家的其它可編程ASIC系列芯片接口 可根據需要選擇高驅動能力高速或低功耗、低噪聲等等。 要求1/0塊能兼容多個電壓標準復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與I/O之間的連線。 連線資源的延遲特性直接影響芯片的性能。按布線延遲可否預先估算，可編程互連資源可分為統計型和確造型二類復旦大學專用集成

5、電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.2.2編程技術-可編程邏輯器件是通過可編程開關來實現器件內部連線和邏輯功能塊的編程控制。習慣上把編程開關的實現方法稱為編程技術。 可編程ASIC的編程技術主要可分為 靜態RAM (SRAM)編程技術 浮柵編程技術 反熔絲編程技術 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4SRAM編程技術 SRAM編程技術是由靜態存貯單元來實現編程控制的。對芯片內陣列分布的SRAM加載不同的配置數據，芯片可實現不同的邏輯功能。 編程控制是用SRAM單元去控制傳輸門或多

6、路選擇器，每個靜態存儲單元載入配置數據中的一位，控制FPGA邏輯單元陣列中的一個編程選擇。采用SRAM編程技術可以重復編程，且電路編程構造與再構造的速度很快復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4SRAM編程技術 采用SRAM編程技術，芯片一旦斷電，SRAM編程數據就會丟失，因此使用時需要在ASIC芯片外附加一個非易失性的存儲器。通常用一個PROM或EPROM器件實現。并且由于內部編程控制使用大量的傳輸門開關，使電阻較大，對信號的傳輸速度

7、有一定影響。每個SRAM編程點一般需要6-7個NMOS管實現，因此芯片的面積相對較大。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 采用SRAM 編程技術時，通常將一定格式的配置數據存放于ASIC芯片外附加的PROM或EPROM中，在系統加電進行配置時，將配置數據加入ASIC芯片內的SRAM單元中，亦可由微處理器控制，直接將數據加載SRAM單元中 目前采用SRAM編程技術的ASIC產品，主要有XilinxFPGA各個系列，AlteraFLEX各

8、個系列和APEX系列的產品以及AT&T公司的DRCA系列產品等。Actel的系統可編程門陣列 (SPGA)也采用了SRAM編程技術復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4反熔絲(Antituse)編程技術 反熔絲編程技術是相對于熔絲技術而提出的。熔絲技術用于PROM，PLD器件中，編程時把熔絲編程器件的熔絲燒斷。反熔絲技術則相反，編程前，編程器件呈現十分高的阻抗 (100M),當加上編程電壓時，則建立低電阻(500)，處于永久的導通狀態，因而是一次性編程的。 反熔絲編程的優點: 開關面積小，導通電阻低。 不需要附加PROM或E

9、PROM，保密性好。 主要缺點是一次性編程，成本相對提高。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4反熔絲(Antituse)編程技術 Actel公司的ACT系列FPGA采用反熔絲編程技術。美國的QuickLogic公司及Xlinx8100系列，也采用反熔絲技術。由于需求問題，Xlinx已放棄反熔絲技術，Cypress也不采用反熔絲編程元件而要推出基于SRAM的產品。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4浮柵編程技術 浮柵編程技術包括EPROM、EEROM及閃速存儲器(Fla

10、sh Memory)。這三種存儲器都是用懸浮柵存儲電荷的方法來保存編程數據的，因此在斷電時，存儲的數據不會丟失 浮柵編程技術具有可擦除性，電路可再構造，并且可作為非丟失器件，在掉電后仍能保持編程數據，不需要外接永久性存儲器。 浮柵編程技術的工藝較復朵，功耗比較高。 浮柵編程技術的主要產品是Altera公司的Classic和MAX系列產品，Latice，AMD公司的產品也采用浮柵編程技術，Xlinx的CPLD產品采用FastFlash技術。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實

11、驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.2.3可編程邏輯單元結構 可編程邏輯單元是可編程ASIC的核心，是可編程ASlC器件實現各種邏輯功能的基礎，目前可編程ASIC的邏輯單元結構主要有以下幾類: 基于查找表LUT(Look-up-Table)的結構 基于多路選擇器 (MUX)的結構 基于傳統PLD結構的可編程邏輯單元復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4基于查找表型(LUT)可編程邏輯單元結構-基于查找表型可編程邏輯單元結構的器件

12、，其組合邏輯功能是通過“查找表”來實現的。查找表LUT是利用數字存儲技術將邏輯功能真值表存儲起來，通過“查表”方式實現邏輯功能4查找表型結構的優點是可以構成相當大的邏輯。目前采用這種結構的產品有Xlinx的XC3000，XC4000，XC5000系列及Spartan系列和Virtex系列;Altera的FLEX10K，FLEX8K，FLEX6000系列;APEX20K系列也具有LUT結構。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可

13、編程可編程ASIC4例子:用查找表結構實現一位全加器的方法。一位全加器有三個輸入Ao，Bo和進位輸入Ci;有二個輸出:和數輸出So和進位輸出Co。其邏輯方程為:4 So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo4 用查找表結構實現一位全加器，要求查找表有三個以上的輸入端和二個以上的輸出端。若選用XC3000系列可將原來五輸入的32xl SRAM分成兩個16x1的存儲器;每個存儲器只用1半，即用兩個三輸入的8X1存儲器分別存入So，Co的值。4如果選用含有四輸入查找表的系列實現一位分加器，需要用二個四輸入16Xl SRAM，每個存貯器也只用1半。復旦大學專用集成電路與系統實驗室復旦大

14、學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4多路選擇器型可編程邏輯單元結構-多路選擇器型可編程邏輯單元結構中基本的構成部分是多路選擇器 (Mux)，它是利用多路開關的特性來形成不同的邏輯功能。4例如具有選擇輸入s和輸入信號a和b的多路開關，輸出的f=sa+sb,當置b為邏輯零時，多路開關實現與的功能:f=sa;當置a為邏輯1時，多路開關實現或的功能，f=s+b。4 Actel公司的Act系列器件的可編程邏輯單元采用MUX型結構。圖(413)為Act-l的邏輯模塊(稱為LM)。它可以完成任何輸4入為二變量的功能、大

15、部分三變量功能及某些四變量功能。Act-l的LM由三個兩輸入多路開關和一個或門成，共有八個輸入和一個輸出，可以實現的函數為:4 _ _ _4 f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z)4通過對輸入變量進行不同的設置，可以實現7力種邏輯函數4多路開關型的LM結構其基本單元較小，結構簡單，邏輯單元的利用率高，但因此而需要大而復雜的連線資源復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4傳統PLD類型的可編程邏輯單元結構-現今流行的復雜PLD即CPLD結構是

16、從傳統PLD結構演變而來的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項之和形式表示出來。因此這種AND-OR陣列結構能夠產生輸入變量的任意組合邏輯。4MAX7000系列宏單元由邏輯陣列，乘積項,選擇矩陣和可編程觸發器組成,可用較少的功能塊來形成邏輯函數，這樣可以降低連線的規模，使連線延遲得到較好的控制4這類結構的缺點是輸入端有效利用率不可能很高，導致芯片面積利用率的降低。同時CPLD結構的乘積項陣列用到線與結構和上拉電阻，故增加了靜態功耗。復旦大學專用集成電路與系統實驗室復旦

17、大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4傳統PLD類型的可編程邏輯單元結構-現今流行的復雜PLD即CPLD結構是從傳統PLD結構演變而來的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項之和形式表示出來。因此這種AND-OR陣列結構能夠產生輸入變量的任意組合邏輯。4MAX7000系列宏單元由邏輯陣列，乘積項,選擇矩陣和可編程觸發器組成,可用較少的功能塊來形成邏輯函數，這樣可以降低連線的規模，使

18、連線延遲得到較好的控制復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.2.4互連特性 從互連特性上可將可編程邏輯器件結構分為兩大類。 類似PAL的確定型結構， 類似于門陣列的統計型結構復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4確定型互連結構- 確定型結構提供的互連特性是在實現相同功能時每次實現相同的布線模式。所以這類PLD器件布線延遲特性是確定的。4 Altera公司器件屬確定型互連結構。圖 (416) 為MAX7000 系列器件的結構示意圖。其PIA (Programmable

19、Interconnect Array)可編程互連陣列為全局總線可編程通道，通過編程將各邏輯陣列塊相互連接構成所需的邏輯。MAX7000的所有專用輸入，I/0控制和宏單元輸出均饋送到PIA，PIA把這些信號送到整個器件內的各個地方。PIA好象一個巨大的開關塊。它使得一個LAB的輸出很方便地與另一個LAB 的輸入相連。并且通過固定的開關數，使得布線與延遲計算變得非常簡單，并且確定。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4圖(417)是Altera的FLEX8000系列的結構圖

20、，FLEX8000器件內部邏輯單元與I/O引腳及邏輯單元之間的互連是通過快速通道 (FastTrack)。FastTrack是由一系列水平和垂直的連續式布線通道組成。每個行連線帶由上百條行通道組成，每個列連線帶有幾十條列通道。信號按一定的規則通過行通道、列通道在LAB之間及LAB與I/O之間傳輸，它們的連線延遲基本也是固定的復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4統計型互連結構4 統計型互連結構的設計系統，在執行相同的功能時每次給出不同的布線模式。因而延遲信息也不相同。這

21、種結構的設計系統一般允許設計者對布線作速度或邏輯單元數目等性能方面的限制性要求。Xlinx和Actel公司的FPGA被稱為是統計型結構的。4 圖(418)為XC3000系列的連線結構圖。XC3000系列的布線資源有通用連線、直接連線及水平和垂直長線幾種，它的通用連線在CLB與CLB或CLB與IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過開關矩陣把各線段連在一起。XC3000系列器件，布線時兩塊可編程邏輯單元之間的連線路徑,通過的開關數，一般是不確定的。因而這種連線資源的延時通常是不可預測的。Xlinx FPGA相同，ActelFPGA器件的布線模式也是不確定的。圖(4.19) 為Ac

22、tel的內部可編程連線結構示意圖。由圖可見,它的水平互連線是各種長度的金屬線通過反熔絲開關編程連接，垂直通道的互連線是一系列連續的連線，它的連線路徑也是不確定的，延遲是不可預測的。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.3可編程ASIC開發系統 用可編程ASIC(FPGA/CPLD)芯片構成ASIC，要有相應的開發軟件,它一般包括: 設計輸入軟件(Design Entry) 單元庫(Library) 仿真軟件(Simulation) 物理設計軟件(Mapping ,

23、P&R, Make bit Stream , Download)4431可編程ASIC設計流程 可編程ASIC的設計流程如 (420)所示，即設計輸入，設計實現和設計仿真復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 設計輸入:設計輸入階段的目標是產生一個網表文件，以供設計實現用。常用的設計輸入方法有以下幾種: 原理圖輸入-利用原理圖編輯器并使用單元庫中的元件符號進行邏輯設計 硬件描述語言:除原理圖輸入外，設計輸入也常采用硬件描述語言復旦大學專用集成電路與系統實驗室復旦大

24、學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 設計實現-設計實現是設計開發過程的核心部分，設計實現階段將產生一個完整的己布局布線的設計和一個配置位流文件。 設計經過優化，分配成適合相應器件邏輯功能塊和其它資源的小塊，并選擇合適的布局、布線算法。 布局是把邏輯單元分配到ASIC芯片內物理位置的過程。布局采用的算法與器件結構有關。 布線是完成ASIC器件內所有邏輯連接的過程，自動布線軟件采用的算法同樣與器件結構有關。如ActelFPGA器件采用分段通道布線，xilinxFPGA器件采用迷宮布線算法。 最新的設計實現工具在布局、布線期間對整個信號通道執行時序分析。因此用戶可以對設計規

25、定性能要求。新的設計實現工具還具有支持遞增設計的特性。它可以使設計在原有基礎上進行一些小的改動而保存原有未變部分的物理實現和時序特性，這個部分不需要重新仿真和測試。設計實現工具采用的算法與器件結構有密切的關系，因而各個可編程ASIC制造公司都提供由他們本公司開發的設計實現軟件復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 設計仿真-通常用于設計的有二類仿真，一類是邏輯仿真，包括功能仿真和時序仿真,另類是時序分析。 功能仿真是在完成設計輸入和產生網表后進行，是對設計的邏輯功能正確性的驗證,沒有物理設計的時序信息。 時序仿真是在物理設計 (布局、

26、布線)完成獲取時序信息后進行。功能和時序仿真通常采用第三方提供的或由本公司設計開發的仿真器進行，仿真器需要輸入激勵，具有輸出顯示并有返回注釋的功能。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 時序分析器是一種靜態仿真工具。時序分析工具不需要輸入激勵而代之以時序分析器對關鍵路徑的驗證。大部分設計系統可將時序分析檢驗到的時序違反返回至設計輸入，并且在重新完成布局、布線步驟之前標注關鍵路徑的特征，在下一步使用布局、布線軟件時給予特別的注意，以便布線延遲最小。但這是一個冗長的迭代過程。使用邏輯綜合可以自動進行這個設計過程的迭代階段。在使用邏輯綜合

27、時，關鍵路徑的信息被計算到邏輯綜合中，并且時序約束被建立于前饋路徑(這稱為是正向注釋)送往布局布線軟件。 4 設計仿真是捕獲和排除一些潛在故障的恰當方法，保證設計在最壞情況下，可靠的工作。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.3.2 Xilinx設計開發系統 Xilinx可編程ASIC的設計流程主要包括: 輸計輸入 設計實現 設計仿真復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4

28、1、設計輸入- Xilinx可以原理圖或ABEL，VHDL,VerilogHDL硬件描述語言進行設計輸入，亦可采用混合型的設計輸入方法。Xlinx可使用第三方設計輸入與仿真工具，也可以與產生EDIF網表文件的其它工業標準CAE工具接口，(包括Synopsys，Cadence，Viewlogic，Orcad ,ALDEC ACTIVE-HDL等等。) 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4Xilinx設計通過utility程序將xilinx設計輸入工具產生的網表轉換成xilinx網表格式XNF文件，以供xilinx設計實現與仿真用。4

29、Xilinx提供對多種綜合工具的接口，包括LogiBLOX Express，狀態編輯器等。LogiBLOX工具是基于圖形的高級語言，可以利用原理圖編輯器輸入并設計，產生通用的高級功能模塊包括加法器，計數器，譯碼器，移位寄存器和RAM、ROM等，為設計提供了確定尺寸和功能 的模塊庫。LogiBLOX編輯器能自動地為每個功能模塊選擇相應的結構資源，并對設計進行優化。 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4XilinxExpress軟件具有對FPGA邏輯分析，綜合及優化的功能。Express工具輸入VHIDL或VerilogHDL格式的文

30、件，并能對HDL源文件進行分析，檢查句法錯誤。Express以選定的Xilinx器件結構對VHDL或VerilogHDL輸入文件進行邏輯綜合并根據用戶的設計約束，時序要求對設計和算法功能進行優化，產生一個優化的XNF網表文件，以供設計實現工具用。4Xilinx開發軟件的設計環境支持層次設計輸入;頂層的符號圖形定義功能塊，底層定義每個功能塊的邏輯，層次設計有助于構思，易于設計調試，易于遞增設計和平行式設計。使用層次設計時應注意考慮層次名和對器件和網線的命名。層次設計允許對不同層次的元件采用不同的設計輸入工具。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編

31、程ASIC42、設計實現-XilinxFPGA,CPLD設計流程在完成設計輸入后用Xilinx自主開發的物理設計軟件以高度自動化程度完成從網表格式轉換到產生配置FPGA的位流文件的全過程。4Xilinx XACT設計實現軟件的流程可以用Xmake程序來自動進行，它包括以下幾個部分(1)XNF轉換 (XNF-Translation) XNF文件是Xilinx網表格式文件，是一個含有設計的邏輯及連接信息的ASCII文本網表格式，也支持設計的時序信息。不同的輸入工具需用不同的格式轉換程序來完成格式轉換。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC

32、4(2)合并(Merging) 合并分層設計及多設計輸入源產生的多個文件為一個XNF文件4(3)映射 (Map) 映射取XNF文件并將邏輯映射到Xilinx邏輯單元陣到結構中，映射步驟產生map文件。 4(4)布局一布線 (Place and Route) XMake使用自動布局、布線軟件APR或PPR對設計自動布局布線。4(5)產生位流文件 XMake用makebts程序產生位流文件bit，用于FPGA編程。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC43、設計仿真-Xilinx設計仿真包括功能/時序仿真，靜態時序分析及在電路上驗證。Xi

33、linx設計仿真采用第三方仿真工具，這些仿真工具部集成到Xilinx設計開發系統中。4 功能仿真在設計輸入，產生網表文件后進行。集成工具可以從輸入軟件直接進入仿真軟件。此時網表文件只有元件延時信息。4 時序仿真在完成布局，布線并將布線延時信息反饋注釋到網表文件后進行。 靜態時序分析在實現布局-布線前和布局-布線完成后進行。4 Xilinx支持交互式靜態時序分析工具。Xdelay靜態時序分析器可以快速檢測關鍵路徑和時序危險。并在時序分析報告申提供詳細的延時信息。4 用Xlinx加載電纜在實際電路板上給器件配置位流文件，可以在典型工作條件下對設計進行測試，驗證。復旦大學專用集成電路與系統實驗室復旦

34、大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4Xilinx設計開發軟件，有第三方支持的設計輸入和設計驗證工具，有自主開發的設計實現軟件，有多種形式的設計輸入方式，還有統一的單元庫和LogiBLOX庫。Xilinx提供給用戶的是集成化的設計工具和設計環境，Xilinx集成化的設計工具有兩個系列的產品。 Foundation系列 Alliance系列復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4Foundation系列是一個高度集成的工具，它以集成化的設計環境提供給設計者完成FPGA,CPLD器件整個設計流程的工具，包括設計輸

35、入，邏輯綜合與優化，仿真及時序驅動的設計實現。Foundation系列支持標準HDL設計，包括VHDL,Verilog HDL和ABEL。Foundation系列還集成了LogiBLOX模塊生成器和Xilinx的CORE Generator系統。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4Alliance系列軟件-Alliance系列軟件是開放式的系統軟件，可以讓用戶根據應用需要，自由選擇EDA設計環境，Alliance系列采用了 Xilinx 先進的時序驅動設計實現軟件，含有LogiBLox模塊發生器。支持增量設計并集成了Xilinx內

36、核發生器系統。其綜合工具采用了先進的A.K Aspeed算法，具有圖形化約束編輯器，加快了時鐘速度，使設計性能最佳。4 Alliance系列軟件對多種EDA環境提供相應的庫和界面，便xilinx先進的實現技術與合作方EDA工具優勢相結合，為設計者提供了功能強大的整體設計方案。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC44.3.3XilinxFPGA的配置4 配置是加載設計生成的編程數據到一個或多個LCA器件的運行過程，以定義內部功能塊及其互連功能。4 Xilinx開發系統在完成設計輸入，設計實現及設計驗證后可以調用MakeBits程序和M

37、akePROM程序來產生配置文件，最終的配置數據被加載到FPGA的配置存儲單元。 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4Makebits程序產生二進制配置文件.Bit文件，.Bit文件可以用Dawnload電纜或Xchecker電纜來配置FPGA。4 MakePROM程序把bit文件轉換成包含配置信息的PROM文件，當用戶要用PROM存儲XilinxFPGA配置信息時，用該文件對PROM編程。PROM文件包含標題，地址，PROM數據和校驗信息。4 XilinxFPGA器件有三個配置模式管腳M0、M1和M2，配置前選擇M0、M1，M2

38、的電平來決定配置模式。配置之后這些管腳可以用作輔助連接。XACTStep開發系統不利用這些資源。除非它們在數據輸入時被明確規定;放置一個稱為MD2、MDl或MD的焊盤符號代替輸入或輸出焊盤符號。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4XilinxFPGA有多種配置模式。4 (一)主模式有三種主模式;在主模式中FPGA從外部數據源,如并行或串行的PROM加載配置數據。FPGA內部振蕩器產生配置時鐘CCLK驅動從屬的外部數據源如PROM的時鐘CLK，并接收PROM的數據加載到FPGA內部的存儲器。 三種配置主模式為: 1、串行主模式:串行

39、主模式數據源 (如串行PROM)以串行配置數碼對FPGA進行配置。 2、向上并行主模式:并行主模式FPGA接收并行的字節數據。“向上”并行模式中起始地址從0000H開始向上遞增 3、向下并行主模式，該模式中FPGA同樣接收并行的字節數據。向下并行模式只是起始地址從3FFFH開始向下遞減。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4(二)非主模式 4、串行從模式 串行從模式使用串行數據配置，并在同步配置時鐘CCLK作用下進行。 5、同步外設模式 在外設模式中，FPGA芯片作為微處理器的外設并通過微處理器來對FPGA進行配置。同步外設模式中外

40、部提供的時鐘信號送到CCLK便數據串行化。 6、異步外設模式 FPGA芯片同樣通過微處理器來進行配置，但是內部振蕩器產生CCLK信號使數據串行化。 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 7、特快模式 特快模式類似于串行從模式，在同步配置時鐘CCLK作用下進行配置。只是數據是以并行的格式存在，而且一次一個字節定時進入目標器件。數據并行地加載，而不是內部串行化。配置數據的八位由每個CCLK周期加載，因此特快模式的數據運行率是其它模式的八倍。特快模式的位流與其它配置模式不兼容。具有相同配置的多個從屬器件可以并行地將D0-D8，輸入連接起來

41、，這樣多個器件就可以同時配置。 8、串行菊花鏈模式 具有不同配置的多個器件可以按“菊花鏈”連接在一起。FPGA開發系統對菊花鏈設計生成組合配置的菊花鏈位流，采用菊花鏈模式時，須將所有器件的CCLD管腳并行地連接起來，每個器件的DOUT連接到下一個器件的DlN管腳。與PROM連接的FPGA稱為引導芯片，它可使用串行、并行和外設工作模式。其他FPGA芯片使用串行從模式。當引導FPGA芯片配置完后，它的輸出引腳DOUT輸出另一個 FPGA芯片的配置碼，并生成配置時鐘。如此逐級完成所有FPGA芯片的配置復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC復

42、旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室異步外設模式復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室特快模式復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4 4.5 Xilinx可編程ASI

43、C器件-Xilinx公司建于1984年，1985年推出世界上最早的現場可編程門陣列(FPGA)。目前Xilinx公司是世界上CMOS可編程邏輯器件的最大供應商之一。 Xilinx公司的CMOS可編程邏輯器件目前有三大類產品 1、基于CMOS SRAM工藝的可重復編程邏輯器件現場可編程門陣列FPGA。目前已開發有XC2000系列，XC3000系列，XC4000系列，XC5200系列及Spanan系列和Virtex系列。 2、基于反熔絲編程技術的一次性可編程FPGA有XC8100系列。 3、復雜可編程邏輯器件CPLD，有XC7200、XC7300系列EPLD及XC9500系列CPLD。 以XC40

44、00和XC5200系列為例，介紹XiIinx公司FPGA產品的結構和性能特點復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC4 4.5.1 XC4000系列器件的結構和性能 XC4000系列是Xilinx公司的第三代FPGA產品，并且是最早具有芯片內RAM 功能的系列。XC4000的CLB中具有快速進位邏輯，芯片四周有寬位沿邊譯碼器，XC4000系列還有邊界掃描電路等結構。XC4000E和XC4000EX系列比XC4000系列有更高的系統速度，XC4000E 和XC4000EX器件能在同步系統時鐘速率超過80MHz的條件下運行，其內部性能可以超

45、過 15OMHz;XC400OE，XC4000EX比XC4000系列有更大的容量，目前最大容量可達18萬門復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC XC4000EX還提供了許多新的布線特性，包括專用高速時鐘緩沖器。XC4000XL是XC4000EX器件的具有高性能、低電壓的改進型。 XC4000E器件的輸出管腳與相應的XC4000器件是一致的。一個XC4000器件可實現的位流能用于編程相應XC4000E器件。然而由于XC4000E器件包含許多新的特性，因此一個XC4000E器件可實現的位流不能下載到相應的XC4000器件中去。復旦大學專

46、用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC XC4000系列的結構。4一、XC4000系列CLB (Configuration Logic Block) CLB是Xilinx公司FPGA器件的基本邏輯單元。CLB以陣列形式排列于芯片中央。CLB的基本結構由LUT和可編程觸發器組成。XC4000系列CLB的結構如圖(470)所示。l、基本構成:每個CLB由二個四輸入查找表、1個三輸入查找表及二個D觸發器組成。每個CLB可以實現兩個獨立的四變量邏輯功能或任意五變量邏輯功能甚至九變量的某些邏輯功能。每個CLB有13個輸入端，包括8個LUT輸入，4個控制輸

47、入端和1個時鐘輸入端。每個CLB有4個輸出端。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC2、片內RAM XC4000的任何一個CLB都可以被編程為16X2位或32Xl位RAM。在RAM模式，F和G LUT變成可寫的。作為16X2位RAM時，輸入端F1F4，G1G4 用作RAM的地址線，如它們在RAM模式中一樣，但其它控制輸入端被重新定義。DIN和H1變成兩個數據輸入，S/R作為讀寫選擇之用。作為32X1位RAM時，H1改為地址線，DIN是單個數據輸入，S/R為讀寫選擇。在l6

48、X2位RAM模式時，讀數據在F和G邏輯功能塊的輸出端是有效的。在32Xl位RAM模式時，則在H邏輯功能塊輸出端是有效的。 利用XC4000片內RAM 的特性，一個CLB可以實現32位存儲器，而它們觸發器僅能存儲二位數據，這樣大大減少了數據存儲的成本并大大豐富了芯片設計功能。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC3、快速進位邏輯 XC4000的三個邏輯功能塊中還提供了專用硬件來實現CLB之間的進位通道。使實現加法器、減法器、計數器功能時速度大大提高。實現快速進位邏輯時CLB的F、G邏輯功能塊用作計算和，而專用硬件邏輯計算進位。專門的互連

49、把進位信號布線到相鄰的邏輯塊。這個進位邏輯可以配置來建立任意長度的高速序列發生器、計數器、加法器、減法器等。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC二、XC4000系列的IOB XC4000系列IOB的結構如圖(471)所示。 (1)XC4000IOB的輸入由緩沖器;觸發器或鎖存器組成。信號可直接輸入內部或經觸發器或鎖存器輸入。XC4000的IOB只能固定為TTL電平輸入;XC4000系列IOB的緩沖器到觸發器、鎖存器間有一個延遲選擇開關，輸入數據可以編程選擇經延時或直接到鍍發器/鎖存器。 (2)XC4000IOB的輸出部分也由三態緩沖

50、器、觸發器/鎖存器組成，輸出信號可配置選擇直接或經存儲單元輸出。可經配置控鐳輸出信號和輸出便能信號反相，控制輸出緩沖器的轉換速率及輸出緩沖器是雙向傳輸事三態輸出。XC4000系列IOB的緩沖器具有l2mA驅動電流能力，若與相鄰輸出緩沖器線與時可有24mA電流驅動能力。 (3)XC4000的10B具有上拉或下拉電阻，當IOB管腳懸空管腳懸空時可經編程控制該管腳的電平為VCC或地。以減少功耗。上拉和下拉電阻的值約為100K。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (4)XC4

51、000系列IOB的輸入部分觸發器/鎖存器與輸出部分的觸發器/鎖存器的時鐘端是分開的，時鐘極性均可單獨配置。 (5)XC4000系列芯片四周的每一邊均附有4個寬位輸入快速譯碼器電路，每邊的譯碼器共享一組輸入。這些輸入來自CLB、IOB的信號。沿邊譯碼器能在10ns內產生輸出，需要時還可以將每個譯碼器在它的中心分成兩個一半規模的譯碼器。利用沿邊寬位譯碼器可以節省CLB資源。特別對輸入地址或數據位數大于CLB邏輯功能塊輸入端數目時，沿邊譯碼器十分有效地解決了快速譯碼的問題 (6)邊界掃描 XC4000系列的IOB其內部邏輯還包含有與邊界掃描測試相兼容的控制測試的邏輯結構。包括指令寄存器、數據寄存器、

52、移位寄存器，當選擇邊界掃描配置時，三個用戶I/O腿作專用輸入、輸出端。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC三、XC4000系列互連資源 XC4000系列有豐富的互連資源，CLB的輸入、分布在塊的四邊為布線提供了非常靈活的條件。輸出端口均勻分布在塊的四邊為布線提供了非常靈活的條件l、CLB的互連 XC4000系列CLB互連資源有單長線、雙長線和長線 (1)單長線 (single length line) 單長線是CLB之間網格狀的金屬連線。水平線和垂直線交匯于開關矩陣PSM。如圖472。每個開關矩陣有若干個節點，這些節點由可構造的N溝

53、道開關晶體管組成。根據需要直接或拐彎建立單長線之間的連接。單長線和CLB的輸入和輸出之間有靈活的連接點。CLB 的所有輸入端都可由鄰近的單長線驅動。每個CLB的輸出端也都可以驅動鄰近的單長線。 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (2)雙長線 (DoubleLengthLines) 雙長線由二倍于單長度線的金屬連線組成網絡狀分布。每根雙長線要經過兩個CLB距離再交匯于開關矩陣，提供芯片中程距離連線的靈活性。雙長線一雙為一組。除了時鐘端輸入外，所有CLB的輸入均由鄰近的雙長線驅動。每個CLB輸出都可驅動鄰近的水平或垂直的雙長線。通用

54、單長線和雙長線提供了相鄰功能塊之間的快速布線和復雜布線的最大的靈活性。它們每通過一次開關矩脖增加一次延遲。雙長線比單長線通過開關矩陣的次數少一倍，因而延遲小。 復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (3)長線(LongLine) 長線跨越芯片縱向或橫向網格狀分布于整個芯片。CLB的輸入可以由相鄰的長線驅動。CLB的輸出則可以通過三態緩沖器或單長 線連接到長線上。單長線可通過可編程連接點PIP連接長線。雙長 線不與其它線相連。每個CLB周圍有三態緩沖器(TBUF)，可用來驅動鄰近CLB上方和下方的水平長線。三態緩沖器可以由相鄰CLB的

55、X、Y、 XQ、YQ的輸出所驅動，或者由附近單長線所驅動。三態緩沖器的 便能信號來源于相鄰的垂直單長線或長線。位于陣列左邊和右邊的 IOB的附近，有附加的TBUF。這些TBUF可以用來在水平長線上 實現多路多用或雙向總線功能。長線末端有可編程上拉電阻。XC4000有八條全局線。由專用全局緩沖器驅動，可用作全局時 鐘線或高扇出控制線。每根長線在正中央由可編程開關分隔咸兩個獨立的布線通道，以提高長線的利用率。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (4)四倍長線 XC4000

56、EX另有12根垂直和12棍水平的四倍長線通過CLB的行和列，如圖(473)所示。四倍長線的長度是單長線的四倍，線段與線段之間通過緩沖的開關矩陣連接，信號在四倍長線上傳送，進入緩沖開關矩陣前要通過三個CLB的緩沖器，四倍長線以四根為一 組，交替地與緩沖開關矩陣連接，因此在行或列申的每根線每隔三個CLB區域通過一個緩沖開關矩陣。每個緩沖開關矩陣，由一個緩沖器和六個傳輸管組成，它類似于一般的可編程開關矩陣，但增加了一個可編程緩沖器;它可以有二個以上獨立的輸入和二個以上獨立的輸出，但只有一個獨立的輸入可以被緩沖。布線軟件將自動根據設計的時序要求決定一個四倍長線的信號是否應該被緩沖。由于緩沖開關矩陣的作

57、用，四倍長線提供了快速布線。對于跨越器件的長距離重負載信號，四倍長線提供了最快速度布線的有效方法。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (5)直接互連 (僅XC4000EX有) XC4000EX相鄰CLB之間提供了二根直接、高效和快速連線。這些連線使數據流從器件的左邊到右邊，從頂部到底部非常容易。如圖(4，74)所示，信號在直接互連線上傳送連線傳播延時最小并且不占用通用連線資源。直接互連也提供于CLB與鄰近IOB之間，器件左邊和頂端的每個IOB有一個與附近CLB的直接通

58、路，由于每個CLB的行和列有兩個IOB，陣列右邊和底部的每個CLB有一個直接通路連接附近的兩個IOB。 自動布線軟件使用直接互連可以解決需要最大布線資源和最小連線延時的問題。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC 2、I/O布線-XC4000系列器件增加了環繞 IOB的被稱為多用環 (VersaRing)的布線資源。 多用環包括入條雙長度線，四條長線以及四條全局連線和兩條寬位沿邊譯碼連線。如圖(475)所示。多用環布線便管腳布線更靈活，并便管腳“置換:等高層次編輯處理的功

59、能更強。XC4000EX系列在CLB陣列和I/O腳環之間還有八條互連通道，提供了引腿分配的通用性和固定引腿的靈活性。這些布線通道被稱為八倍線，因為每隔七個CLB，它們可以被一個具有分裂器開關功能的可編程緩沖器斷開。這些緩沖器是交錯的，所以每根線沿器件邊每隔七個CLB區域通過一個緩沖器。八倍線繞器件的角析彎復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第四章第四章 可編程可編程ASIC (5)直接互連 (僅XC4000EX有) XC4000EX相鄰CLB之間提供了二根直接、高效和快速連線。這些連線使數據流從器件的左

60、邊到右邊，從頂部到底部非常容易。如圖(4，74)所示，信號在直接互連線上傳送連線傳播延時最小并且不占用通用連線資源。復旦大學專用集成電路與系統實驗室復旦大學專用集成電路與系統實驗室第五章第五章 電路級設計電路級設計45.1集成電路工藝雙極型(Bipolar) 比MOS速度快，但需要更多的功耗 比MOS有更高的跨導，因而有更好的信號放大功能 相對高性能的MOS工藝，B;polar工藝步驟簡單MOS(PMOS,NMOS,CMOS) 功耗低，速度慢，驅動能力差。 器件性能和器件的幾何形狀關系密切，因而能通過改變幾何參數調節器件性能。 器件密度比Bipolar高，易于大規模集成。復旦大學專用集成電路與系統實驗室復旦大